特許

J-GLOBAL ID：200903041361933900

入力保護回路

発明者： 宮崎 行雄
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-325767
公開番号（公開出願番号）：特開平5-160397
出願日： 1991年12月10日
公開日（公表日）： 1993年06月25日
要約：

【要約】【目的】 入力端子に(-)サージ等が入力されても同一チップ上に形成されているDRAMやSRAMの記憶が破壊されない入力保護回路を得ることを目的とする。【構成】 ゲートが入力端子1に、一方電極が入力端子1に、他方電極がGND端子5に各々接続されたPチャネルMOSトランジスタ500を設ける。チップ上には寄生NPNバイポーラトランジスタは形成されない。【効果】 そのため、入力端子1に(-)サージが入力されても寄生NPNバイポーラトランジスタがオンすることがなくなり、同一チップ上に形成されているDRAMやSRAMの記憶が破壊されない。

請求項（抜粋）：

入力端子からの負の入力サージを吸収するための入力保護回路であって、ゲートが前記入力端子に、一方電極が前記入力端子に、他方電極が低電位電源端子に各々接続されたPチャネルMOSトランジスタを備えたことを特徴とする入力保護回路。

IPC (2件)：

H01L 29/784 ,  H01L 27/04

引用特許：

審査官引用 (3件)

• 特開平3-062567
  
• 特開平3-136376
  
• 特開昭63-137478