MOS 電界効果トランジスタ素子及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：笹島富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-077686
公開番号（公開出願番号）：特開平10-335646
出願日： 1998年03月25日
公開日（公表日）： 1998年12月18日
要約：

【要約】【課題】ゲート電極の側面に空間部を形成してソースとゲート間のフリンジングキャパシタの増加現象を防止し、ソース/ドレインに垂直なサイドウォールを形成して半導体チップの占有面積を減少し、ショートチャンネル効果を防止して生産原価を低減し得るMOS 電界効果トランジスタ素子を提供すること。【解決手段】複数の構造物が対称的に形成された半導体基板100 と、該基板内の両方側に形成された第1不純物領域101,102 と、該半導体基板の上面に形成された第1絶縁層104 及び第1導電層(ゲート電極)105 と、該第1導電層105の両方側の前記第1不純物領域101,102 上に形成された第1サイドウォールスペーサ108 と、前記第1サイドウォールスペーサ108 に隣接して形成された第2サイドウォールスペーサ109 と、前記ゲート電極105 と前記第1サイドウォールスぺーサ108 間に形成された空間部104aと、を備えて構成されている。

請求項（抜粋）：

半導体基板上にゲート絶縁層を包含して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成された第1不純物領域と、前記ゲート電極の両側に形成された第1サイドウォールスペーサと、該第1窒化層サイドウォールスペーサの外周面に形成された第2導電層サイドウォールスペーサと、前記ゲート電極と前記第1サイドウォールスペーサ間に形成された空間部と、を含んで構成されたことを特徴とするMOS 電界効果トランジスタ素子。

引用特許：

審査官引用 (5件)

特開昭62-147774
特開平1-217909
特開平4-218925

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