特許

J-GLOBAL ID：200903041379299206

半導体装置

発明者： 兵間 政浩 ,  清水 昭博
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-069039
公開番号（公開出願番号）：特開2002-270774
出願日： 2001年03月12日
公開日（公表日）： 2002年09月20日
要約：

【要約】【課題】 バックバイアス制御回路を有する半導体装置において、内部論理回路部分のESD耐性を向上することができる半導体装置を提供する。【解決手段】 入出力回路および内部論理回路からなる論理LSIであって、複数の論理ブロックからなる内部論理回路1と、この内部論理回路1のMOSトランジスタのバックバイアスを制御するバックバイアス制御回路2などから構成され、内部論理回路1およびバックバイアス制御回路2は、フローティングウェル方式において、P型半導体基板P-SUB上のN型ウェル領域NWELL、P型ウェル領域PWELL上に形成され、内部論理回路1のバックバイアス制御用のスイッチNMOSトランジスタSTN1をESD保護素子化することにより、ESD耐性試験時にウェル領域にチャージされた電荷をスイッチNMOSトランジスタSTN1から逃がしやすくしてESD破壊を防ぐことができる。

請求項（抜粋）：

入出力回路および内部論理回路からなり、前記入出力回路および前記内部論理回路のMOSトランジスタのバックバイアスを制御するバックバイアス制御回路を有する半導体装置であって、前記入出力回路のウェル領域とは別に形成した前記内部論理回路のウェル領域中に、前記バックバイアス制御回路のバックバイアス制御用スイッチMOSトランジスタをESD保護素子化したESD保護素子が形成されていることを特徴とする半導体装置。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 27/06 311 ,  H01L 21/8238 ,  H01L 27/092

FI (5件)：

H01L 27/06 311 C ,  H01L 27/04 H ,  H01L 27/04 A ,  H01L 27/08 321 H ,  H01L 27/08 321 D

Fターム (20件)：

5F038AV06 ,  5F038BH07 ,  5F038BH13 ,  5F038DF06 ,  5F038EZ20 ,  5F048AA02 ,  5F048AB03 ,  5F048AB06 ,  5F048AB07 ,  5F048AB10 ,  5F048AC03 ,  5F048BA01 ,  5F048BB16 ,  5F048BB18 ,  5F048BD10 ,  5F048BE03 ,  5F048BF17 ,  5F048BF18 ,  5F048CC09 ,  5F048CC19