演算増幅回路

発明者： ,
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-016027
公開番号（公開出願番号）：特開平6-232654
出願日： 1993年02月03日
公開日（公表日）： 1994年08月19日
要約：

【要約】 (修正有)【目的】全差動型回路に於いて出力端子の同相電位を、所望の値に固定でき、かつ素子バラツキに対する感度が低く、高い同相利得を持つ回路構成を得る。【構成】トランジスタ10,11,33で差動対を構成し、そのドレインがそれぞれ、定電流源トランジスタ31,32のドレインに接続されている。また、出力端子72,73がゲートに接続されたトランジスタ19,20のドレインが共通に接続されかつカスコード接続されたトランジスタ17を介して、トランジスタ16と12、及び16と6のミラー回路に接続され、かつトランジスタ6,12のドレインが前記差動対のドレインにそれぞれ接続され、また、これらのドレインはカスコード接続のトランジスタ8,14を介して、ゲートが基準電位に接続されたトランジスタ9,15のドレインに接続される。トランジスタ22,24で出力段が、トランジスタ1〜5,定電流源50でバイアス回路を構成する。

請求項（抜粋）：

ゲートが入力端子に各々導出された差動対を設け、前記差動対のドレイン又はソースがそれぞれ、ソース又はドレインを第1の電源に接続した第1,第2のトランジスタのドレイン又はソースに接続され、前記第1,第2のトランジスタは、ソース又はドレインを前記第1の電源に接続した第3のトランジスタとカレントミラー回路を形成し、前記第3のトランジスタのゲートとドレイン又はソースは、カスコード接続された第4のトランジスタを介して、ドレイン又はソースが共通接続されかつそれぞれのゲートが出力端子に接続された第5,第6のトランジスタのドレイン又はソースに接続され、前記差動対の出力は、カスコード接続された第7,第8のトランジスタを介して、第9,第10の出力トランジスタのゲートにそれぞれ接続され、かつカスコード接続された第11,第12のトランジスタを介して、ゲートが第3の電源に接続された第13,第14のトランジスタのドレイン又はソースに接続されていることを特徴とする演算増幅回路。

IPC (5件)：

H03F 3/45 , H03F 1/08 , H03F 1/22 , H03F 3/345 , H03F 3/50

引用特許：

審査官引用 (3件)

特開平2-224510
特開昭57-028755
特開平2-224510

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