特許
J-GLOBAL ID：200903041430453762
入力セレクタ回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-325106
公開番号（公開出願番号）：特開2002-135094
出願日： 2000年10月25日
公開日（公表日）： 2002年05月10日
要約：
【要約】【課題】半導体集積回路内に構成され、多入力であっても、レイアウト面積の増加を最小限に抑えた上で、遅延時間を削減し、クリティカルパスを解消することができる入力セレクタ回路を提供すること。【解決手段】クロックドインバータCI1、CI2及びCI3と、中間ノード配線NET1及びNET11と、インバータINV0、INV1、INV2及びINV3と、Pチャネル型MOSトランジスタP3と、入力端子IN1、IN2及びIN3と、出力端子OUTと、選択端子SEL1、SEL2及びSEL3と、から構成される。
請求項（抜粋）：
複数の入力信号のうちの1つである第1の入力信号を受ける第1の入力回路と、前記第1の入力回路の出力端に接続される第1の配線と、前記複数の入力信号のうちの前記第1の入力信号以外の入力信号を1対1で受ける複数の第2の入力回路と、前記複数の第2の入力回路のそれぞれの出力端を互いに接続する第2の配線と、ソースドレイン路が前記第1の配線と前記第2の配線との間に接続されるトランスファゲートと、を備え、前記第1の入力回路及び前記複数の第2の入力回路のそれぞれは選択信号を受け、前記選択信号により、前記第1の入力回路及び前記複数の第2の入力回路のうちの1つの入力回路が能動状態となって自らが受ける入力信号を前記第1の配線を介して出力するとともに、前記第1の入力回路及び前記複数の第2の入力回路のうちの前記1つの入力回路以外の全入力回路のそれぞれの出力端がハイインピーダンス状態となることを特徴とする入力セレクタ回路。
Fターム (13件)：
5J055AX11
, 5J055AX44
, 5J055BX03
, 5J055BX20
, 5J055CX00
, 5J055DX01
, 5J055EY10
, 5J055EY21
, 5J055EY29
, 5J055EZ07
, 5J055EZ12
, 5J055EZ13
, 5J055GX01
