特許
J-GLOBAL ID：200903041433569605
可変遅延回路
発明者：
出願人/特許権者：
代理人 (1件)：
最上 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平5-101847
公開番号（公開出願番号）：特開平6-291604
出願日： 1993年04月06日
公開日（公表日）： 1994年10月18日
要約：
【要約】【目的】 小規模な回路構成で遅延量の選択数を自由に設定できるようにした可変遅延回路を提供する。【構成】 遅延ORゲート1の一方の入力端子に遅延ORゲート2の出力端子を接続し、ORゲート2の一方の入力端子に遅延ORゲート3の出力端子を接続し、ORゲート3の一方の入力端子に遅延ORゲート4の出力端子を接続する。そして遅延ORゲート1〜4の他方の入力端子にはANDゲート5〜8の出力端子を接続し、全てのANDゲート5〜8の一方の入力端子には入力信号INを印加し、他方の入力端子にはデコーダ回路9の出力信号を印加し、選択入力信号をデコーダ回路9に入力して、その出力信号でANDゲート5〜8を制御し遅延時間を選択設定する。
請求項（抜粋）：
ディジタル論理回路に用いる可変遅延回路において、ORゲートの一方の入力端子にANDゲートの出力端子を接続したものを基本単位回路とし、該基本単位回路のORゲートの出力端子を隣接する基本単位回路のORゲートの他方の入力端子に接続して複数の基本単位回路を縦続接続し、前記複数の基本単位回路のANDゲート群の一方の入力端子は互いに接続して共通の入力信号を印加し、他方の入力端子には選択信号を印加して遅延時間を選択可変にしたことを特徴とする可変遅延回路。
IPC (2件)：
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