特許
J-GLOBAL ID：200903041454199743
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-221580
公開番号（公開出願番号）：特開平7-078983
出願日： 1993年09月07日
公開日（公表日）： 1995年03月20日
要約：
【要約】【目的】縦型二重拡散MOSFETにおいて、フィールド酸化膜の段差を軽減し、この部分での耐圧の劣化及び短絡不良を防ぐ。また、製造工期の短縮と製造コストの低減を図る。【構成】半導体基板端部のスクライブ領域において、チャネルストッパー層9を第2のウェル層6a及び第3のベース層7cの内部表面に形成する。これにより、この部分でのフィールド酸化膜12の段差が軽減され、多結晶シリコンによるゲート電極3を形成する際にこの段差下部に多結晶シリコンが残らず、耐圧の劣化や短絡不良を防ぐ。また、EQR電極4aを形成した際にEQR電極の中間での断線がなくなり、耐圧の劣化を防ぐ。さらに、チャネルストッパー層9を形成するために行っていたフォトリソグラフィ工程が削減でき、製造工期短縮と製造コスト削減が図れる。
請求項（抜粋）：
ドレイン層となる第1導電型の半導体基板と、この半導体基板内に設けられゲート・チャネル領域となる第2導電型の第1のベース層と、この第1のベース層内部の表面に設けられ不純物濃度の高い第1導電型のソース層と、前記第1のベース層表面の前記ソース層の中央部に設けられソース層とほぼ同じ厚さに形成された不純物濃度の高い第2導電型のバックゲート層と、前記半導体基板内に設けられ前記第1のベース層の周囲に設けられ外周部領域となる不純物濃度の低い第2導電型の第1のウェル層と、この第1のウェル層内部の表面に設けられ前記第1のベース層と同時に形成された第2のベース層と、この第2のベース層内部の表面に設けられ前記バックゲート層と同時に形成されたベースコンタクト層と、前記半導体基板の端部で前記第1のウェル層の周囲に設けられ第1のウェル層と同時に形成されたスクライブ領域となる第2のウェル層と、この第2のウェル層表面に設けられ前記第2のベース層と同時に形成された第3のベース層と、この第3のベース層表面に設けられ前記ソース層と同時に形成されたチャネルストッパー層とを有する半導体装置において、前記第3のベース層は前記第2のウェル内部に設けられ、前記チャネルストッパー層は前記第3のベース層内部に設けられたことを特徴とする半導体装置。
FI (2件)：
H01L 29/78 321 W
, H01L 29/78 321 S
