特許

J-GLOBAL ID：200903041474883772

半導体集積回路装置

発明者： 永谷 明美
出願人/特許権者： 株式会社リコー
代理人 (1件)： 青山 葆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-107932
公開番号（公開出願番号）：特開平6-318685
出願日： 1993年05月10日
公開日（公表日）： 1994年11月15日
要約：

【要約】【目的】 大規模集積回路のレイアウトを工夫することで集積度の向上を図りチップサイズの縮小化を図る。【構成】 第1対(Tr11,Tr12)及び第2対(Tr13,Tr14)トランジスタのレイアウト設計を行う場合、第1ないし第4(Tr11ないしTr14)のトランジスタの各ゲート領域にそれぞれ接続される4つのゲート電極((31,41)、(32,42)、(33,43)、(34,44))の内、少なくとも3つを上記Y軸方向に配設した。

請求項（抜粋）：

同種もしくは異種の導電型の第1及び第2のトランジスタにてソース領域もしくはドレイン領域を共有するようにして半導体基板上のY軸方向に延在する上記第1及び第2のトランジスタのゲートが上記半導体基板上にて上記Y軸方向に対して平面にて直交するX軸方向に並べられた一対の第1対トランジスタと、同種もしくは異種の導電型の第3及び第4のトランジスタにてソース領域もしくはドレイン領域を共有するようにして上記Y軸方向に延在する上記第3及び第4のトランジスタのゲートが上記X軸方向に並べられた一対の第2対トランジスタとを備え、上記第1対トランジスタと上記第2対トランジスタとが上記Y軸方向に配列されてなる基本セルを上記半導体基板上にアレイ状に配列した半導体集積回路装置において、上記第1ないし第4のトランジスタの各ゲート領域にそれぞれ接続される4つのゲート電極の内、少なくとも3つを上記Y軸方向に配設し、かつ、該3つのゲート電極のそれぞれには少なくとも一つの配線接続点を有することを特徴とする半導体集積回路装置。