特許

J-GLOBAL ID：200903041486715719

強誘電体メモリ装置およびその製造方法

発明者： 鮫島 克己
出願人/特許権者： ローム株式会社
代理人 (1件)： 山田 義人 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-341327
公開番号（公開出願番号）：特開2000-174219
出願日： 1998年12月01日
公開日（公表日）： 2000年06月23日
要約：

【要約】【構成】 第1層間膜20の第1コンタクトホール24a内にW-CVDによってプラグ26を埋め込んだ後、第1層間膜20上に強誘電体キャパシタ30および第2層間層32等を形成し、第2層間膜32に第2コンタクトホール24bを形成する。そして、第2コンタクトホール24b内にメタル配線38を埋め込んで、これをプラグ26に接続する。【効果】 第2コンタクトホール24bのアスペクト比を小さくすることができるので、メタル配線38のカバレッジを向上できる。また、強誘電体キャパシタ30を形成する前にプラグ26を埋め込むようにしているので、W-CVD時の還元雰囲気中で強誘電体特性が劣化することはない。

請求項（抜粋）：

半導体基板上に第1の層間膜を形成し、前記第1の層間膜上に強誘電体キャパシタを形成した強誘電体メモリ装置において、前記第1の層間膜に第1のコンタクトホールを形成して、そこにプラグを埋め込むとともに、前記第1の層間膜上に第2の層間膜を形成したことを特徴とする、強誘電体メモリ装置。

IPC (8件)：

H01L 27/10 451 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L 27/10 451 ,  H01L 21/28 M ,  H01L 21/28 301 R ,  H01L 27/10 651 ,  H01L 29/78 371

Fターム (39件)：

4M104AA01 ,  4M104BB18 ,  4M104CC01 ,  4M104DD16 ,  4M104DD17 ,  4M104DD18 ,  4M104DD19 ,  4M104DD41 ,  4M104DD43 ,  4M104EE12 ,  4M104EE15 ,  4M104FF22 ,  4M104GG16 ,  4M104HH13 ,  4M104HH18 ,  4M104HH20 ,  5F001AA17 ,  5F001AD12 ,  5F001AD33 ,  5F001AD41 ,  5F001AF07 ,  5F001AG21 ,  5F083AD21 ,  5F083AD48 ,  5F083AD49 ,  5F083FR02 ,  5F083GA21 ,  5F083JA15 ,  5F083JA32 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083PR21 ,  5F083PR39