特許
J-GLOBAL ID：200903041513855943
記憶装置の修復機構
発明者：
出願人/特許権者：
代理人 (1件)：
浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-066196
公開番号（公開出願番号）：特開平8-124397
出願日： 1991年03月29日
公開日（公表日）： 1996年05月17日
要約：
【要約】 (修正有)【目的】不均等冗長デコーダによって置換え効率を高める。【構成】記憶装置は、一つ又は複数のデータブロック12を有し、各々のデータブロック12は、行線及び列線に沿いアドレス指定可能な記憶セルの配列を有する。各々の配列は、サブブロック14に構成され、各々のサブブロックは、複数の記憶セルで構成され、与えられた個数の修復列RCがデータブロックに割り当てられている。複数の列修復デコーダ回路が、各々修復列に接続され、列修復デコーダ回路は、欠陥記憶セルを含む配列内の列の区間に対応する列及び行アドレス情報でプログラム可能であり、欠陥セルをひとつの修復列内の記憶セルで置き換えることができる。異なる数の列修復デコーダ回路が第一及び第二列修復回路に接続されていて、これによって列修復回路の不均等配分を作り出している。
請求項（抜粋）：
それぞれ個別の入力/出力路を有する、ひとつまたは複数のデータブロックで形成された記憶装置に於いて、ひとつのデータブロックが:行線および列線に沿って配置され、各々行列状に配置された複数の記憶セルで構成されたサブブロックで構成されている記憶セルの配列と;記憶セルの行を選択するための行アドレス回路と;選択された行と交差する列内の記憶セルを選択するための列アドレス回路と;行線と、記憶セルの各々のサブブロックに対する複数の修復列を具備するための複数の列修復線とに沿って配置されている記憶セルの第二グループと;配列中のひとつまたは複数の列の区間を異なる修復列の区間で置き換えるために、配列中の列のアドレスに従って修復列を選択するために各々プログラム可能なデコーダで構成され、修復列の二本の線に接続された異なる個数のデコーダを備えた、アドレス修復回路とで構成されている事を特徴とする前記記憶装置。
IPC (2件)：
G11C 29/00 301
, G11C 11/413
