特許
J-GLOBAL ID：200903041533673329
アレイ組込み自己試験システム
発明者：
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出願人/特許権者：
代理人 (1件)：
頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-000102
公開番号（公開出願番号）：特開平6-084393
出願日： 1993年01月04日
公開日（公表日）： 1994年03月25日
要約：
【要約】【目的】 本発明の目的は、アレイがその上に形成されたチップをモジュールに実装し終えた後、アレイ中の障害のある素子の試験及び交換を行う、半導体チップ上の改良されたアレイ組込み自己試験システムを提供することにある。【構成】 メモリ・アレイを試験して、その中の障害素子の位置を突きとめる回路32、26、28、30と、障害素子のアドレスを記憶するレジスタ34と、単一入力からのエネーブル信号を半導体チップに印加したとき、レジスタに記憶されたアドレスの2進数字に応答して溶断される電気ヒューズ38とを含む、半導体チップ上に形成された冗長システムが提供される。エネーブル信号は、チップ上の論理回路を通過し、したがってエネーブル信号が存在しない限り、ヒューズをプログラミングしたり溶断したりすることができないようになっている。ヒューズからの出力に結合されたアドレス復号器40は、冗長素子を障害素子の代わりに使用する。
請求項（抜粋）：
その1本に障害のある複数のワード線と冗長ワード線とを含む、メモリ・アレイと、上記障害ワード線を識別する手段と、上記障害ワード線のアドレスを記憶する手段と、複数のヒューズと、上記アドレス記憶手段を上記複数のヒューズに結合する、インターフェース回路手段と、上記インターフェース回路手段に結合され、上記記憶手段に記憶されている上記障害ワード線のアドレスに応じて、上記複数ヒューズのうちの選択されたヒューズを溶断するための、エネーブル信号手段と、上記インターフェース回路手段の出力に結合され、上記障害ワード線を上記冗長ワード線と交換する、切換え手段とを備える、半導体チップ上に形成された、アレイ組込み自己試験システム。
引用特許：
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