特許
J-GLOBAL ID：200903041550116190
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平3-341234
公開番号（公開出願番号）：特開平5-174597
出願日： 1991年12月24日
公開日（公表日）： 1993年07月13日
要約：
【要約】【目的】 カラム線に断線が生じてトランスファゲートのゲート電極が高電位状態でフローティングとなった場合、列アドレス方向に用意された冗長救済回路の個数以下の本数のカラム線の断線に基づくメモリセルアレイ中の全メモリセルが不良になることを防止する。【構成】 カラム線CL2 に断線が生じ、そのカラム線CL2 *によってゲート制御されるトランスファゲート用NMOS302 a,302 bのゲート電極が高電位状態でフローティングとなった場合、待期時にクランプ信号CCによってNMOS402 がオンし、CL2 *を“L”に引き下げる。これにより、フローティング状態のCL2 *によってNMOS302 a,302 bがオンし、ビット線BL2 a,BL2 bとデータバスDBa,DBbとが接続されてデータの読出し不良が起きることを的確に防止できる。
請求項（抜粋）：
複数のワード線及び冗長ワード線とそれらに交差配置された複数のビット線対及び冗長ビット線対との各交差箇所にそれぞれ接続されマトリクス状に配列された複数のメモリセルと、前記各ビット線対間及び冗長ビット線対間の電位差をそれぞれ検知・増幅する複数のセンスアンプと、前記マトリクス状に配列された複数のメモリセルに沿って配置され駆動源からの列アドレス選択信号及び冗長列アドレス選択信号を伝送する複数の列アドレス選択信号線と、前記列アドレス選択信号線の信号によりオン,オフ動作して前記各ビット線対及び冗長ビット線対とデータバスとを選択的に接続する複数のトランスファゲートとを、備えた半導体記憶装置において、前記駆動源に対して前記各列アドレス選択信号線の少なくとも遠端にそれぞれ接続され、待期時にクランプ信号によってその各列アドレス選択信号線を“L”レベルにクランプする複数のクランプ用トランジスタを設けたことを特徴とする半導体記憶装置。
引用特許：
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