特許

J-GLOBAL ID：200903041559476122

フラッシュEEPROM及びその製造方法

発明者： 金沢 賢一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-051985
公開番号（公開出願番号）：特開平5-259464
出願日： 1992年03月11日
公開日（公表日）： 1993年10月08日
要約：

【要約】【目的】 フラッシュEEPROMを一括消去する際に、従来のように制御ゲートと基板の間に高電圧を印加して蓄積ゲートの電荷を放出させると、ゲート絶縁膜の劣化を招来するので、これを避けて別な経路で電荷放出が行えるようにすると共に、そのために集積度の向上が阻害されることのないセル構造を提供することを目的とする。【構成】 この目的を達成するため、素子間のフィールド酸化膜が設けられる位置に消去電極7を配置し、蓄積ゲート4とこの消去電極がオーバーラップする部分では、両者の間にトンネル絶縁膜8が介在する構造とし、制御ゲート5と消去電極7の間に高電界を印加した時に、蓄積ゲート4の電荷が消去電極7に放出される構成とする。

請求項（抜粋）：

トンネル絶縁膜(3)を介して蓄積ゲート(4)が半導体基板(1)の直上に設けられたMOSトランジスタが該基板主面に配列され、該MOSトランジスタどうしの間には、該MOSトランジスタどうしの電気的係合を遮断する分離領域が配設されており、該分離領域内部に設けられた導電体(7)に、該蓄積ゲート(4)に蓄積された電荷をトンネル遷移せしめ得る構造を備えて成ることを特徴とするフラッシュEEPROM。

IPC (2件)：

H01L 29/788 ,  H01L 29/792

引用特許：

審査官引用 (4件)

• 特開昭63-200574
  
• 特開昭57-092867
  
• 特開昭60-177678
  
• 特開昭61-019176