特許
J-GLOBAL ID：200903041569005748
不揮発性半導体記憶装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-255048
公開番号（公開出願番号）：特開平11-097652
出願日： 1997年09月19日
公開日（公表日）： 1999年04月09日
要約：
【要約】【課題】メモリセルアレイ部の最外周のセルのパターンと、その内側のセルのパターンとが異なっていても、制御ゲートと基板との絶縁特性の低下を抑制でき、メモリセルの特性が損なわれ難くなる不揮発性半導体記憶装置を提供すること。【解決手段】 シリコン基板(1) に設定されたメモリセルアレイ部(201) と、このアレイ部(201) にマトリクス状に配置され、基板(1) に第1のゲート絶縁膜(5d, 5c)を誘電体とする第1容量C1を介して結合する浮遊ゲート(6d, 6c)と、この浮遊ゲート(6d, 6c)に第2のゲート絶縁膜(7) を誘電体とする第2容量C2を介して結合する制御ゲート(8(WL1))とを含むメモリセル(DPC, MC) を有し、アレイ部(201) の最外周に配置されたメモリセル(DPC) の第2容量C2が、このメモリセル(DPC) よりも内側に配置されたメモリセル(MC)の第2容量C2と異なっている不揮発性半導体記憶装置であって、最外周に配置されたメモリセル(DPC) の第1のゲート絶縁膜(5d)を、内側に配置されたメモリセル(MC)の第1のゲート絶縁膜(5c)より厚くする。
請求項（抜粋）：
半導体基板に第1のゲート絶縁膜を誘電体とする第1容量C1を介して結合する電荷蓄積層と、この電荷蓄積層に第2のゲート絶縁膜を誘電体とする第2容量C2を介して結合するゲートとを含むメモリセルがマトリクス状に配置されたメモリセルアレイ部を有し、前記メモリセルアレイ部の最外周に配置された第1のメモリセルの第2容量C2が、この第1のメモリセルよりも前記メモリセルアレイ部の中央の部分に配置された第2のメモリセルの第2容量C2と異なっている不揮発性半導体記憶装置であって、前記第1のメモリセルの第1のゲート絶縁膜が、前記第2のメモリセルの第1のゲート絶縁膜よりも厚いことを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 29/78 371
