特許

J-GLOBAL ID：200903041634179791

半導体集積回路装置

発明者： 山崎 彰
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2001-353037
公開番号（公開出願番号）：特開2003-152099
出願日： 2001年11月19日
公開日（公表日）： 2003年05月23日
要約：

【要約】【課題】 サブミクロンCMOS集積回路とデプレッションMOS基準電圧回路とを搭載した半導体集積回路装置において、デプレッションMOS基準電圧回路の出力電圧のばらつきを小さくすること。【解決手段】 チャネル領域に短チャネル効果を抑制するためのイオン注入をおこなう際に、デプレッションMOS基準電圧回路を構成するデプレッション型NMOSトランジスタ4およびエンハンスメント型NMOSトランジスタ5の一方または両方をマスクによって遮蔽してそれらに不純物イオンが注入されるのを防ぎ、それによってそれらデプレッション型NMOSトランジスタ4およびエンハンスメント型NMOSトランジスタ5の一方または両方がパンチスルーストッパー層を有しない構成とする。

請求項（抜粋）：

ゲート長がサブミクロン以下のCMOS集積回路とデプレッションMOS基準電圧回路とを搭載した半導体集積回路装置において、デプレッションMOS基準電圧回路を構成するデプレッション型NMOSトランジスタおよびエンハンスメント型NMOSトランジスタのうち、デプレッション型NMOSトランジスタのチャネル層はP型ウェル内のP型パンチスルーストッパー層に接し、一方、エンハンスメント型NMOSトランジスタのチャネル層はP型ウェルに接していることを特徴とする半導体集積回路装置。

IPC (5件)：

H01L 21/8236 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/04 ,  H01L 27/088

FI (4件)：

H01L 27/08 311 A ,  H01L 27/08 102 B ,  H01L 27/04 B ,  H01L 27/04 A

Fターム (14件)：

5F038AV06 ,  5F038BB02 ,  5F038BB04 ,  5F038BB07 ,  5F038CA02 ,  5F038EZ20 ,  5F048AA07 ,  5F048AB08 ,  5F048AC02 ,  5F048BB15 ,  5F048BB18 ,  5F048BC06 ,  5F048BD04 ,  5F048BD10