特許
J-GLOBAL ID：200903041752432892
計算機システム及びプロセッサチップ及び障害復旧方法
発明者：
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出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-328975
公開番号（公開出願番号）：特開平7-182189
出願日： 1993年12月24日
公開日（公表日）： 1995年07月21日
要約：
【要約】【目的】 構成ユニットを多重化した高信頼化計算機装置において、多重化や障害検知・切り換えによる性能低下を押え高性能な計算機システムを得る。【構成】 システムバスを3重化し、その各々のシステムバス1、2、3に1つまたは複数のプロセッサ11、12、13、21、22、23を接続し、プロセッサは異なるバス上の3個が同期動作を行い、1つの論理的なプロセッシングユニットを構成する。3重化されたシステムバスの出力は、メモリおよびI/Oで比較され正しいものが選択される。I/Oは第2層のシステムバスに接続し、そのバスは3重化、2重化、非多重の構成を信頼性、経済性、汎用性などを考慮し、最適なものを選択する。
請求項（抜粋）：
以下の要素を有する計算機システム(a)データを転送する3以上複数のバス、(b)上記複数のバスに個々に接続され同一動作する3以上複数のプロセッサを備えたプロセッシングユニット、(c)上記プロセッサからバスを介してアクセスされるデバイスと、上記3以上のバスと上記デバイスの間にあってバスの選択を行う選択手段と、選択手段により選択されたバスとデバイス間のデータ転送を制御する制御部を備えたサブシステム。
引用特許：
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