特許
J-GLOBAL ID：200903041779920929
ビットシフト出力回路
発明者：
出願人/特許権者：
代理人 (1件)：
山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平7-116777
公開番号（公開出願番号）：特開平8-315593
出願日： 1995年05月16日
公開日（公表日）： 1996年11月29日
要約：
【要約】【目的】P形FET3とN形FET4を直列接続したCMOS出力回路02を複数1列に並べ、その出力P1,P2,・・・がクロックCLKに同期し夫々高インピーダンス状態→L→H→高インピーダンス状態に変化する動作を順送りで繰返す回路を小形化する。【構成】Dフリップフロップ1を各出力回路02に対応して縦続接続したシフトレジスタ(SR)01を設け、例えば出力P1の出力回路02では、N形FET4のゲート(A点)へSRの対応段の出力Q1を2段のバッファ2を介して与え、P形FET3のゲート(B点)へSRの次段の出力Q2を1段のバッファ2を介して与える。SRの入力データSINにはクロック1周期巾のHレベルのパルスを与える。出力P1は夫々Q1=Q2=Lで高インピーダンス状態、Q1=H,Q2=LでL、Q1=L,Q2=HでHとなる。出力P2,P3はクロック1周期分ずつ遅れて出力P1と同じ動作をする。
請求項（抜粋）：
P形FETとN形FETのドレインを共通接続して出力端子とし、この2つのFETのソース間にP形FETのソースを正極とする直流電圧を印加してなるプッシュプル出力回路を複数個、1列に並べ、個別のプッシュプル出力回路の2つのFETのゲートを夫々駆動して、その出力端子を高インピーダンス状態から、所定時間ずつのL(H)レベル及びH(L)レベルの状態を経て再び高インピーダンス状態に戻す動作を、前記の各プッシュプル出力回路ごとに、その配列順に、前記所定時間の位相差で行わせるビットシフト出力回路において、前記所定時間に等しい周期を持つ共通のクロックで動作する、前記プッシュプル出力回路の個数よりも多い個数のDフリップフロップを縦続接続してなるシフトレジスタを設け、前記の各プッシュプル出力回路をその配列順に、この縦続接続順の各Dフリップフロップに1対1に対応させ、このシフトレジスタ内の1つのDフリップフロップのみが有意の信号を出力するようなデータをこのシフトレジスタの初段のDフリップフロップに入力しつつ、このシフトレジスタに前記クロックを与えて、前記有意の信号出力をこのシフトレジスタの初段のDフリップフロップから順次、終段のDフリップフロップに向けてシフトして行わせ、個別のプッシュプル出力回路の2つのFETを、前記有意の信号出力のシフトに基づく、シフトレジスタのこのプッシュプル出力回路に対応する段及びその次段の夫々のDフリップフロップの出力信号を用いて駆動するようにしたことを特徴とするビットシフト出力回路。
IPC (4件)：
G11C 19/28
, G09G 3/36
, G11C 19/00
, H03K 19/0175
G11C 19/28 B
, G09G 3/36
, G11C 19/00 J
, H03K 19/00 101 J
