特許

J-GLOBAL ID：200903041810497088

半導体装置およびその製造方法

発明者： 橋本 直孝 ,  山中 俊明 ,  清水 昭博 ,  橋本 孝司
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平3-303060
公開番号（公開出願番号）：特開平5-144933
出願日： 1991年11月19日
公開日（公表日）： 1993年06月11日
要約：

【要約】【目的】素子の高集積化に優れた、キンクの生じない素子分離構造およびその製造方法を提供する。【構成】素子分離領域に充填された導電膜は単一導電型であり、導電膜は同一導電型のウェル2内では溝の底面で基板1と接しており、他の導電型のウェル3内では配線電極15により電位が固定されている。【効果】製造工程を簡略化でき、メモリ素子の高集積化を妨げることなくキンク電流を防止するなどの素子の安定化を図ることができる。

請求項（抜粋）：

第一導電型の半導体基板主面は該半導体基板より不純物濃度が高い第一導電型領域並びに第二導電型領域によって区画され、各領域上には半導体素子が形成され、各半導体素子は前記主面に対しほぼ垂直の面を持つ溝型素子分離で各々が電気的に絶縁されており、前記溝型素子分離内に導電膜が充填されその表面が絶縁膜で覆われている半導体装置において、前記溝内に充填された導電膜の導電型は記憶素子が形成される領域のウェルと同じ導電型であり、少なくとも記憶素子が形成されている領域では前記溝内の導電膜は溝内の一部で基板と接することで電位が固定されており、他の領域で溝内に充填された導電膜は配線電極により電位が固定されることを特徴とする半導体装置。

IPC (3件)：

H01L 21/76 ,  H01L 27/108 ,  H01L 29/784

FI (2件)：

H01L 27/10 325 S ,  H01L 29/78 301 X