特許

J-GLOBAL ID：200903041811835394

ワード線選択回路

発明者： 柴田 信太郎
出願人/特許権者： 日本電信電話株式会社
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平6-062200
公開番号（公開出願番号）：特開平7-244982
出願日： 1994年03月08日
公開日（公表日）： 1995年09月19日
要約：

【要約】【目的】 過渡的電流を確実に抑止できるとともに、設計が容易で半導体メモリの高集積化に適したワード線選択回路を提供することを目的としている。【構成】 非活性状態では制御信号φ10が「H」となり、これにより高しきい値電圧のトランジスタQ11およびQ19は非導通状態となり、疑似電源線VDDに対する電源電圧VCCの供給が完全に停止されるとともにNANDゲート1内を貫通する電流が完全に遮断される。また制御信号φ11が「L」となってトランジスタQ18が導通状態となり、NANDゲート1の出力が電源電圧VCCのレベルに保持されトランジスタQ16が常に非導通状態に制御されるため、トランジスタQ16のドレインからソースに流れる電流は、MOSトランジスタにおけるリーク電流程度に抑制される。

請求項（抜粋）：

半導体メモリ装置に入力される複数のアドレス信号をデコードする多入力論理ゲートと、前記多入力論理ゲートの出力に応じてメモリセルの選択状態を制御するワードドライバから構成されるワード線選択回路において、半導体メモリ装置を非活性状態とする場合に、前記ワード線に非選択状態を示す信号が出力される論理レベルに前記多入力論理ゲートの出力を設定する設定手段と、半導体メモリ装置を非活性状態とする場合に、前記多入力論理ゲート内を前記電源電圧から接地電位へ流れる貫通電流を遮断する遮断手段とを備えることを特徴とするワード線選択回路。