特許

J-GLOBAL ID：200903041819958800

リカバリー回路

発明者： 野谷 宏美
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-262770
公開番号（公開出願番号）：特開2002-077124
出願日： 2000年08月31日
公開日（公表日）： 2002年03月15日
要約：

【要約】【課題】 動作周波数に関わりなくジッタの少ない再生クロックを生成できるリカバリー回路を提供する。【解決手段】 アップ信号UPが入力されると、スイッチ1002がオンされ、キャパシタ1131が充電されて制御電圧VCが上昇する。また、ダウン信号DWNが入力されると、スイッチ1003がオンされ、キャパシタ1121が放電されてダウン信号DWNがキャパシタ1121に保持される。そして、伝達信号EXEによってスイッチ1120がオンされると、出力ノード1135からキャパシタ1121へ電荷が注入され、出力ノード1135上の制御電圧VCが低下する。また、リセット信号RSTによってスイッチ1122がオンされると、キャパシタ1121が増幅器1123によって充電されてダウン信号DWNはキャンセルされる。

請求項（抜粋）：

再生クロックの位相を受信データの位相と比較し、前記再生クロックの位相が前記受信データの位相よりも遅れており、かつ、前記再生クロックが第1の論理である第1の期間に前記受信データのエッジを検出したときアップ信号を出力し、前記再生クロックの位相が前記受信データの位相よりも進んでいるとき、前記再生クロックが第2の論理である第2の期間に前記受信データのエッジを検出した第1の成分と、前記第2の期間において前記受信データの論理が一定であることを検出した第2の成分とから成るダウン信号を出力する位相比較回路と、前記アップ信号が入力されると、制御電圧を上昇させ、前記ダウン信号の前記第1の成分が入力されると、前記制御電圧を降下させ、前記ダウン信号の前記第2の成分が入力されると、前記第2の成分をキャンセルして前記制御電圧を保持する制御電圧調整回路と、前記制御電圧のレベルに応じて位相を変化させた再生クロックを生成し、その生成した再生クロックを前記位相比較回路へ出力する電圧制御発振器とを備えるリカバリー回路。

IPC (4件)：

H04L 7/033 ,  H03L 7/093 ,  H03L 7/089 ,  H03K 5/00

FI (4件)：

H04L 7/02 B ,  H03L 7/08 E ,  H03L 7/08 D ,  H03K 5/00 V

Fターム (31件)：

5J106AA04 ,  5J106CC01 ,  5J106CC24 ,  5J106CC38 ,  5J106CC41 ,  5J106DD01 ,  5J106DD05 ,  5J106DD08 ,  5J106DD10 ,  5J106DD32 ,  5J106DD42 ,  5J106DD43 ,  5J106DD48 ,  5J106EE15 ,  5J106GG07 ,  5J106GG15 ,  5J106HH03 ,  5J106JJ02 ,  5J106JJ08 ,  5J106KK25 ,  5J106LL01 ,  5J106LL02 ,  5J106LL04 ,  5K047AA06 ,  5K047GG08 ,  5K047KK12 ,  5K047MM28 ,  5K047MM38 ,  5K047MM46 ,  5K047MM50 ,  5K047MM63