特許
J-GLOBAL ID：200903041822392265
フラッシュメモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
富田 和子
公報種別：公開公報
出願番号（国際出願番号）：特願平5-179035
公開番号（公開出願番号）：特開平7-036787
出願日： 1993年07月20日
公開日（公表日）： 1995年02月07日
要約：
【要約】【構成】 制御信号生成回路104は、CPU101からの書き込み命令に対応して、上記複数のフラッシュメモリ105,106に対して、一括して書き込み命令を発行する。CPU101は、上記フラッシュメモリの各々について、書き込みの実行後に、データを正しく書き込めたか否かを診断する。情報保持回路108は、診断結果を保持する。書き込みが正しくできなかったときは、CPU101からの再度の書き込み命令に対応して、制御信号生成回路104は、再度の書き込み命令を発行する。書き込み禁止回路113は、上記情報保持回路108に保持されている診断結果をもとに書き込みに成功したフラッシュメモリに対して、再度の書き込み命令を無効化する。【効果】 書き込みに成功したフラッシュメモリに対する過書き込みを防止できるので、消費電力の低減と、寿命の短縮化の防止とができる。
請求項（抜粋）：
複数のフラッシュメモリと、外部からの書き込み命令に対応して、上記複数のフラッシュメモリに対して、一括して書き込み命令を発行し、書き込みが正しくできなかったときは、再度の書き込み命令を発行する制御手段とを有するフラッシュメモリ装置において、上記フラッシュメモリの各々について、制御手段からのデータの書き込み命令による書き込みの実行後に、データを正しく書き込めたか否かを診断する診断手段と、上記診断手段により書き込みができたと判断されたフラッシュメモリに対しては、上記制御手段から再度の書き込み命令が発行されたときに上記書き込み命令を無効化する書き込み無効化手段とを有し、書き込みに失敗したフラッシュメモリに対してだけ再書き込み処理を行うことを特徴とするフラッシュメモリ装置。
IPC (2件)：
G06F 12/16 310
, G11C 16/06
G11C 17/00 309 E
, G11C 17/00 510 A
