特許

J-GLOBAL ID：200903041836055601

低容量電力用VFETの方法及びデバイス

発明者： ドナルド エル.プラムトン ,  ジャウ - ユアン ヤン
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-351362
公開番号（公開出願番号）：特開平9-293880
出願日： 1996年12月27日
公開日（公表日）： 1997年11月11日
要約：

【要約】【課題】 低容量の縦型FETトランジスタ・デバイス(VFET)。【解決手段】 スイッチング電力損失を減少させ、電流キャパシティを増加させ、かつ/又は熱消費を減少させるための、より低い接合容量のVFETのための製造方法及び構造を説明する。好適実施例において、ゲート14へのエッチングによって及びp+ゲートをpオーミック・コンタクト24と直接コンタクトさせることによって、ゲート容量が従来の方法及び構造より減少される。別の実施例において、ゲート・コンタクト22の下の領域は「トリム」ドーパントでインプラントされ、トリム・ドーパントはドレイン層のドーピングを減少させ、それにより容量が減少される。他の実施例において、露出されたゲート・コンタクト22の下の領域はイオン・ダメージされることによって隔離され、ゲート層の一部の下のnドレイン層のドーピング/導電性を減少させ、ゲート-ドレイン容量が減少される。

請求項（抜粋）：

マイクロエレクトロニック構造であって、基板上のn型層と、前記n型層のソース部分とゲート部分の間にチャネルを形成する前記n型層にp型炭素ドープされたゲート・グリッド構造と、前記ゲート構造とのゲート・コンタクトと、前記ゲート・コンタクトの下の前記n型層のゲート隔離領域と、前記ソースとのソース・コンタクトと、前記ドレインとのドレイン・コンタクトとを含むマイクロエレクトロニック構造。