特許
J-GLOBAL ID：200903041856640152
消費電力が低減されたトランジスタ論理回路
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-100963
公開番号（公開出願番号）：特開平6-311012
出願日： 1993年04月27日
公開日（公表日）： 1994年11月04日
要約：
【要約】【目的】 この発明の目的は、スタンバイ時の消費電力を削減することにある。【構成】 入力端子への入力信号に応じて、出力端子を電源電位あるいは接地電位に選択的に接続することにより、ハイまたはロウの論理出力を得るトランジスタ論理回路において、 この論理回路のスタンバイ動作時にオフ状態になるトランジスタであってこの電源電位に接続されたトランジスタと、この電源電位との間に、スタンバイ動作時にオフ状態になるスイッチ手段を設けたことを特徴とする論理回路。
請求項（抜粋）：
入力端子への入力信号に応じて、出力端子を電源電位あるいは接地電位に選択的に接続することにより、ハイまたはロウの論理出力を得るトランジスタ論理回路において、 前記論理回路のスタンバイ動作時にオフ状態になるトランジスタであって前記電源電位に接続されたトランジスタと、前記電源電位との間に、スタンバイ動作時にオフ状態になるスイッチ手段を設けたことを特徴とする論理回路。
引用特許：
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