特許

J-GLOBAL ID：200903041895146343

半導体集積回路装置の製造方法

発明者： 坪井 和哉 ,  一谷 昌弘 ,  松澤 朝夫 ,  大嶋 礼司 ,  高田 学 ,  金本 光一 ,  増田 正親
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社 ,  株式会社日立マイコンシステム
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平5-236247
公開番号（公開出願番号）：特開平7-094547
出願日： 1993年09月22日
公開日（公表日）： 1995年04月07日
要約：

【要約】【目的】 リード・オン・チップ(LOC)構造のリードフレームに半導体チップをペレット付けする工程の歩留りを向上させる。【構成】 半導体チップ1の表面保護膜2を開孔して形成したボンディングパッド3の位置を画像認識する際、あらかじめ表面保護膜2の開孔形状をパッド列の端部と内側とで異ならせることにより、パッド列の端部のボンディングパッド3の位置を正確に認識できるようにする。

請求項（抜粋）：

半導体チップの表面保護膜を開孔して形成したボンディングパッドの位置を画像認識により記憶し、この情報に基づいて半導体チップの位置決めを行った後、前記半導体チップの表面の所定の位置にリードフレームを接合する工程を有する半導体集積回路装置の製造方法であって、あらかじめ前記半導体チップの表面保護膜の開孔形状をパッド列の端部と内側とで異ならせたことを特徴とする半導体集積回路装置の製造方法。

IPC (2件)：

H01L 21/60 301 ,  H01L 21/60