特許

J-GLOBAL ID：200903041918441429

不揮発性半導体記憶装置

発明者： 宮脇 好和 ,  寺田 康 ,  中山 武志 ,  二ッ谷 知士 ,  小林 真一
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-248150
公開番号（公開出願番号）：特開平6-103790
出願日： 1992年09月17日
公開日（公表日）： 1994年04月15日
要約：

【要約】【目的】 消費電流が少なくかつ消去時間が短縮されたフラッシュメモリを提供することである。【構成】 1回目の消去サイクルでは4つのサブアレイ1a,1b,1c,1dがそれぞれ4つのグループG1,G2,G3,G4を構成する。グループG1,G2,G3,G4のサブアレイ1a,1b,1c,1dに順次消去パルスが印加される。2回目の消去サイクルでは2つのサブアレイ1a,1bがグループG1を構成しかつ2つのサブアレイ1c,1dがグループG2を構成する。まずグループG1を構成するサブアレイ1a,1bに同時に消去パルスが印加され、次にグループG2を構成するサブアレイ1c,1dに同時に消去パルスが印加される。3回目以降の消去サイクルでは4つのサブアレイ1a,1b,1c,1dが1つのグループG1を構成する。グループG1を構成するサブアレイ1a,1b,1c,1dに同時に消去パルスが印加される。

請求項（抜粋）：

複数のメモリセルを含むメモリセルアレイを備え、前記メモリセルアレイは複数のブロックに分割され、前記複数のメモリセルの各々はデータ書込およびデータ消去の両方を電気的に行なうことが可能な電界効果半導体素子を含み、前記複数のブロックに対応して設けられ、各々が対応するブロックに含まれるメモリセルにデータ消去のための高電圧を一括して印加する複数の高電圧印加手段と、前記複数のブロックの各々に含まれるメモリセルのデータ消去状態を検知する検知手段と、前記複数のブロックを1以上のグループに区分するグループ区分手段と、前記検知手段の検知結果に応答して各グループ内の1以上のブロックに選択的かつ同時に高電圧が印加されかつ前記1以上のグループに順次的に高電圧が印加されるように前記複数の高電圧印加手段を能動化する消去サイクルを実行する能動化手段と、前記検知手段の検知結果が前記複数のブロックにおけるデータ消去の完了を示すまで前記消去サイクルを繰返し実行するように前記能動化手段を制御し、かつ2回目以降の消去サイクルにおいて各グループに含まれるブロックの数が最初の消去サイクルにおいて各グループに含まれるブロックの数よりも増加するように前記グループ区分手段を制御する制御手段とをさらに備えた、不揮発性半導体記憶装置。