特許

J-GLOBAL ID：200903041940021140

半導体集積回路

発明者： 宮原 忠義
出願人/特許権者： 株式会社リコー
公報種別：公開公報
出願番号（国際出願番号）：特願2001-147717
公開番号（公開出願番号）：特開2002-342258
出願日： 2001年05月17日
公開日（公表日）： 2002年11月29日
要約：

【要約】【課題】本発明は実際の転送データ量とDMAコントローラの転送バイト数レジスタを読み取ったデータ量との不整合を回避する半導体集積回路を提供する。【解決手段】ASIC1は、PCII/F11経由でCPU13及び記憶装置12とアクセスし、セントロI/F14を介して外部から受信したデータをDMAコントローラ3内の複数のバッファに一旦蓄積した後、記憶装置12にDMA転送する。このとき、バッファから記憶装置12へのデータの転送バイト数を示す転送バイト数レジスタに対してCPU13からリードアクセスが開始されたときに、バッファにデータが蓄積されていると、セントロI/F14のBUSY信号をアサートする。したがって、外部からのデータの受信を停止して、実際に記憶装置12に転送されたデータバイト数とCPU13が転送バイト数レジスタから読み取るデータバイト数との間で不整合が生じることを回避することができる。

請求項（抜粋）：

PCIインターフェイスコントローラで制御されるPCIインターフェイスを経由してCPU及び記憶装置とアクセスするとともに、セントロニクスインターフェイスコントローラで制御されるセントロニクスインターフェイスを介して外部から受信した外部データをDMAコントローラ内部の複数のバッファに一旦蓄積した後、前記記憶装置にDMA転送する半導体集積回路において、前記DMAコントローラが、前記バッファから前記記憶装置へのデータの転送バイト数を示す転送バイト数レジスタを備え、前記CPUから当該転送バイト数レジスタに対してリードアクセスが開始され、前記DMAコントローラのバッファにデータが蓄積されていると、前記セントロニクスインターフェイスのBUSY信号をアサートすることを特徴とする半導体集積回路。

IPC (3件)：

G06F 13/28 310 ,  G06F 13/28 ,  G06F 13/24 330

FI (3件)：

G06F 13/28 310 D ,  G06F 13/28 310 J ,  G06F 13/24 330

Fターム (4件)：

5B061BA03 ,  5B061CC09 ,  5B061DD09 ,  5B061QQ01