特許

J-GLOBAL ID：200903041942467021

半導体装置におけるタイミングエラー改善装置及びタイミングエラー改善方法並びにその改善方法にもとづく半導体装置

発明者： 梅田 達也
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-169116
公開番号（公開出願番号）：特開2000-357742
出願日： 1999年06月16日
公開日（公表日）： 2000年12月26日
要約：

【要約】【課題】 クロック遅延の調整にもとづくタイミングエラー改善を高速で、自動的に、かつ効果的に行なう装置と方法、更にそれらにもとづいて得られる半導体装置を提供する。【解決手段】 半導体集積回路のセル配置にもとづくレイアウト結果に対し、タイミング解析を行なうタイミング解析手段、タイミングエラー解消のためのクロック遅延調整手段、タイミングエラー発生パスの前後のパスのパス遅延を改善する前後パスのタイミングエラー改善手段及びクロック遅延を削減するクロック遅延削減手段を備えた構成とする。

請求項（抜粋）：

半導体集積回路のセル配置にもとづくレイアウト結果に対し、タイミング解析を行なうタイミング解析手段、タイミングエラー解消のためのクロック遅延調整手段、タイミングエラー発生パスの前後のパスのパス遅延を改善する前後パスのタイミングエラー改善手段及びクロック遅延を削減するクロック遅延削減手段を備えた半導体装置におけるタイミングエラー改善装置。

IPC (2件)：

H01L 21/82 ,  G06F 17/50

FI (3件)：

H01L 21/82 W ,  G06F 15/60 658 K ,  G06F 15/60 658 U

Fターム (9件)：

5B046AA08 ,  5B046BA04 ,  5B046JA07 ,  5F064BB19 ,  5F064BB27 ,  5F064DD03 ,  5F064EE47 ,  5F064HH05 ,  5F064HH10