特許
J-GLOBAL ID：200903041946270087
半導体アナログ集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-051487
公開番号（公開出願番号）：特開平5-259416
出願日： 1992年03月10日
公開日（公表日）： 1993年10月08日
要約：
【要約】 (修正有)【目的】チップ面積の有効利用を図り、高集積化と高性能化を実現したマスタースライス方式の半導体アナログ集積回路を提供することを目的とする。【構成】GaAs基板10にFETがアレイ上状に配列形成され、この上に層間絶縁膜20を介して、第1層導体膜によりFETの電極配線21,22および容量の一方の電極23が配列形成され、この上に層間絶縁膜30を介して第2層導体膜により容量の他方の電極31および抵抗32が配列形成され、さらにこの上に層間絶縁膜40を介して第3層導体膜によりインダクタンス41が配列形成されて、半導体アナログ集積回路が構成される。
請求項（抜粋）：
電界効果トランジスタがアレイ上状に配列形成された半導体基板に、抵抗,容量,インダクタンス等の受動素子および配線を形成してアナログ回路を構成するマスタースライス方式の半導体アナログ集積回路において、前記受動素子が種別に異なる層に階層的に集積形成されていることを特徴とする半導体集積回路。
IPC (2件)：
引用特許：
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