特許

J-GLOBAL ID：200903041954033779

半導体装置およびその製造方法

発明者： 坂尾 眞人
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-129188
公開番号（公開出願番号）：特開2002-324851
出願日： 2001年04月26日
公開日（公表日）： 2002年11月08日
要約：

【要約】【課題】MIM構造のキャパシタを有する半導体装置の製造工程において、帯電による上記キャパシタの容量絶縁膜の帯電破壊を簡便な手法で防止する。【解決手段】素子活性領域1が形成され一対のメモリセルが形成され、メモリセルのワード線2,2a,2b...が配設され、メモリセルのキャパシタ部に容量用コンタクト孔3,3aがそれぞれ形成されコンタクトプラグが充填されている。容量用コンタクト孔3,3a上であって層間絶縁膜に容量用溝4,4aが形成されその溝内面に下部電極が形成されている。また、帯電保護用コンタクト孔5が形成され、帯電保護用コンタクト孔5上であって層間絶縁膜に帯電保護用溝6が形成され、セルプレート電極7が上記メモリセル部領域の全面および帯電保護キャパシタ部を被覆するように形成されている。

請求項（抜粋）：

半導体基板上の層間絶縁膜上に順に積層する下部電極、容量絶縁膜および上部電極で構成された容量部と、前記容量絶縁膜と前記上部電極を共有する帯電保護部とを有し、前記帯電保護部には前記容量絶縁膜下部で接着する導電体層が設けられ、前記下部電極は第1の導電体材料で形成され前記導電体層は前記第1の導電体材料とは別種の第2の導電体材料で形成され、前記上部電極に帯電する電荷が前記帯電保護部の容量絶縁膜を通して前記導電体層に放電されるようになっていることを特徴とする半導体装置。

IPC (2件)：

H01L 21/8242 ,  H01L 27/108

FI (2件)：

H01L 27/10 651 ,  H01L 27/10 621 C

Fターム (22件)：

5F083AD31 ,  5F083AD48 ,  5F083GA14 ,  5F083JA02 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR03 ,  5F083PR07 ,  5F083PR29 ,  5F083PR47 ,  5F083PR48 ,  5F083PR52 ,  5F083ZA03 ,  5F083ZA28