特許
J-GLOBAL ID：200903042011300146
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平7-007705
公開番号（公開出願番号）：特開平8-204022
出願日： 1995年01月20日
公開日（公表日）： 1996年08月09日
要約：
【要約】【目的】工程数の削減とMOSトランジスタの弱反転特性の向上とを可能とする半導体装置の製造方法を提供することを目的としている。【構成】、第1のイオン注入工程では、第1及び第2のSiN膜(13A,13B)がマスクとして働くような加速電圧、例えば40KeVでボロンイオン(11B+)を前記基板(11)のLOCOS酸化膜形成領域に注入し、第1の注入層(16)を形成する。続く第2のイオン注入工程では、第1のSiN膜(13A)を貫通し、かつレジスト膜(15)で被覆された第2のSiN膜(13B)を貫通しない加速電圧、例えば140KeVでボロンイオン(11B+)を前記基板(11)の第1のMOSトランジスタ形成領域に注入し、第2の注入層(17)を形成する。
請求項（抜粋）：
第1のMOSトランジスタと、第1のMOSトランジスタより厚いゲート酸化膜を有する第2のMOSトランジスタとを具備する半導体装置の製造方法において、一導電型の半導体基板上に互いに離間された第1及び第2のSiN膜を形成する工程と、第2のSiN膜を被覆するようにレジスト膜を形成する工程と、第1及び第2のSiN膜がマスクとして働くような加速電圧で一導電型の不純物を前記基板のLOCOS酸化膜形成領域に注入する第1のイオン注入工程と、第1のSiN膜を貫通し、かつレジスト膜で被覆された第2のSiN膜を貫通しない加速電圧で一導電型の不純物を第1のMOSトランジスタ形成領域に注入する第2のイオン注入工程と、レジスト膜を除去した後に第1及び第2のSiN膜を耐酸化性マスクとして熱酸化を行うことによりLOCOS酸化膜を形成する工程と、第1及び第2のSiN膜を除去した後に厚いゲート酸化膜を形成する第1のゲート酸化工程と、LOCOS酸化膜をマスクとして一導電型の不純物を前記基板の第1及び第2のトランジスタ形成領域に注入する第3のイオン注入工程と、第1のMOSトランジスタ形成領域上のゲート酸化膜を選択的に除去する工程と、第1のMOSトランジスタ形成領域上に、第2のMOSトランジスタ形成領域上より薄いゲート酸化膜を形成する第2のゲート酸化工程と、を有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/8234
, H01L 27/088
, H01L 29/78
H01L 27/08 102 B
, H01L 29/78 301 G
