特許

J-GLOBAL ID：200903042023091291

半導体装置及びその製造方法

発明者： 諸井 政幸 ,  榎本 統臣
出願人/特許権者： 日本テキサス・インスツルメンツ株式会社
代理人 (1件)： 佐々木 聖孝 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-245021
公開番号（公開出願番号）：特開平5-063155
出願日： 1991年08月30日
公開日（公表日）： 1993年03月12日
要約：

【要約】【構成】 深いトレンチ状の凹部104 の下部の壁面に形成された誘電体膜105 とこの誘電体膜を介して前記凹部の前記下部に充填された導電層106 (ストレージノード)と第1半導体層101 (プレート電極)とによってキャパシタ構造が形成されており、このキャパシタ構造が前記第1半導体層内に完全に埋め込まれていると共に、前記導電層が前記凹部の上部に充填された導電材料層108 を介して取り出されて前記第2半導体層内の不純物拡散領域110 に導電層114 によって接続され、前記導電材料層は前記第2半導体層に反転層が生じないようにこの第2半導体層とは絶縁分離されている半導体装置。【効果】 蓄積電荷のリークがなく、表面を平坦化でき、しかも配線や製膜上で製造工程が容易となる。

請求項（抜粋）：

第1導電型の第1半導体層上に第2導電型の第2半導体層が設けられ、この第2半導体層の表面側から前記第1半導体層の十分深い位置まで凹部が形成され、この凹部の下部の壁面に形成された誘電体膜とこの誘電体膜を介して前記凹部の前記下部に充填された導電層と前記第1半導体層とによってキャパシタ構造が形成されており、このキャパシタ構造が前記第1半導体層内に完全に埋め込まれていると共に、前記導電層が前記凹部の上部に充填された導電材料層を介して取り出されて前記第2半導体層内の不純物拡散領域に接続され、前記導電材料層は前記第2半導体層に反転層が生じないようにこの第2半導体層とは絶縁分離されている半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 27/04

引用特許：

審査官引用 (3件)

• 特開平2-128466
  
• 特開昭62-298155
  
• 特開平4-243160