特許

J-GLOBAL ID：200903042051725220

PLL回路

発明者： 川嶌 哲司
出願人/特許権者： ソニー株式会社
代理人 (1件)： 脇 篤夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-024916
公開番号（公開出願番号）：特開2000-224031
出願日： 1999年02月02日
公開日（公表日）： 2000年08月11日
要約：

【要約】【課題】 位相比較器と周波数比較器の出力端子を共通化する。【解決手段】 周波数制御信号OUT_POLによって制御され、クロックPLCKを生成するVCO36と、再生信号の周波数とクロックPLCKの発振周波数の比較を行い、これらの周波数の差分を出力する周波数比較部31と、前記再生信号の位相とクロックPLCKの位相の比較を行い、これらの位相の差分を検出して出力する位相比較部30と、位相比較部30および周波数比較31の検出出力に基づいて、周波数制御信号OUT_POLを生成する周波数制御信号生成部32と、位相比較部30および周波数比較部31の検出出力に基づいて、周波数制御信号OUT_POLの出力制御を行う出力制御信号OUT_ENAを生成する出力制御信号生成部33と、出力制御信号OUT_ENAに基づいて周波数制御信号OUT_POLをVCO36に出力するようにされている出力バッファ34を備える。

請求項（抜粋）：

周波数制御信号によって制御され、所要のクロックを生成するクロック生成手段と、前記入力信号の周波数と前記クロック生成手段から出力されるクロックの発振周波数の比較を行い、これらの周波数の差分を検出して出力する周波数比較手段と、前記入力信号の位相と前記クロック生成手段から出力される信号の位相の比較を行い、これらの位相の差分を検出して出力する位相比較手段と、前記位相比較手段および周波数比較手段の検出出力に基づいて、前記周波数制御信号を生成する周波数制御信号生成手段と、前記位相比較手段および周波数比較手段の検出出力に基づいて、前記周波数制御信号生成手段で生成される前記周波数制御信号の出力制御を行う出力制御信号を生成する出力制御信号生成手段と、前記出力制御信号に基づいて前記周波数制御信号を前記クロック生成手段に出力するようにされているバッファ手段と、を備えたことを特徴とするPLL回路。

IPC (3件)：

H03L 7/087 ,  G11B 20/14 351 ,  H03L 7/093

FI (3件)：

H03L 7/08 P ,  G11B 20/14 351 A ,  H03L 7/08 E

Fターム (21件)：

5D044BC02 ,  5D044CC04 ,  5D044GM14 ,  5D044GM16 ,  5J106AA04 ,  5J106BB03 ,  5J106BB04 ,  5J106CC01 ,  5J106CC26 ,  5J106CC34 ,  5J106CC38 ,  5J106CC41 ,  5J106CC52 ,  5J106DD05 ,  5J106DD42 ,  5J106DD46 ,  5J106DD48 ,  5J106HH04 ,  5J106KK37 ,  5J106KK40 ,  5J106LL02