特許
J-GLOBAL ID：200903042139335023
半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-134554
公開番号（公開出願番号）：特開平6-350057
出願日： 1993年06月04日
公開日（公表日）： 1994年12月22日
要約：
【要約】【目的】 メモリセル領域のビット線の抵抗を下げて高速動作を可能にする。【構成】 メモリセル領域を横切って配置される複数の導電領域11は、奇数列が一方の端部側に延長されると共に偶数列が他方の端部側に延長され、それぞれの端部が折り曲げられて屈曲部12が形成される。間に1列挟んで対を成す導電領域11の各対に対応し、各屈曲部12に隣接する補助導電領域13が配列される。導電領域11上に複数のゲート電極14が導電領域11と交差して配置され、導電領域11の屈曲部12と補助導電領域13との間に跨るようにして選択ゲート電極16が配置される。各補助導電領域13毎に配置されるアルミニウム配線21は、補助導電領域12に接続されてビット線を構成する。
請求項（抜粋）：
一導電型の半導体基板と、この半導体基板の表面部分に互いに一定の間隔を空けて平行に配置される逆導電型の複数列の導電領域と、これらの導電領域の端部に隣接し、間に1列挟んで対を成す2列の上記導電領域と対応して配置される複数の補助導電領域と、上記導電領域と交差して上記半導体基板上に互いに平行に配列される複数本のゲート電極と、上記導電領域の端部と上記補助導電領域との間に跨って配置される選択ゲート電極と、上記ゲート電極上に配列されてそれぞれ上記補助導電領域に電気的に接続される導電線と、を備え、複数の上記導電領域の端部が、一方または他方の側に交互に延長されると共に、延長部分が隣り合う上記導電領域側に折り曲げられ、この折り曲げ部分に沿って上記補助導電領域が配置されることを特徴とする半導体メモリ装置。
IPC (2件)：
FI (2件)：
H01L 27/10 433
, G11C 17/00 301 Z
