特許

J-GLOBAL ID：200903042144977300

リングオシレータ用遅延回路

発明者： 荒巻 吉紀
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 工藤 実 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-033488
公開番号（公開出願番号）：特開2000-232340
出願日： 1999年02月10日
公開日（公表日）： 2000年08月22日
要約：

【要約】【課題】基準電圧回路を用いることなく、1以上の差動利得と1以下の同相利得を容易に実現する。【解決手段】第1電位線VDDと、一対の出力線2A,2Bと、第1電位線VDDと一対の出力線2A,2Bとの間にそれぞれに介設される1対の2つの第1トランジスタMP1,MP2)と、第2電位線5と、第2電位線5と一対の出力線2A,2Bとの間にそれぞれに介設される1対の2つの第2トランジスタMN1,MN2とからなる。第1トランジスタMP1,MP2のそれぞれのゲートが一対の出力線2A,2Bにそれぞれに接続され、第1トランジスタMP1,MP2、第2トランジスタMN1,MN2は、それぞれに中心対称に接続され、出力線2A,2Bがは第3電位線に接続されている。このような回路は、1以上の差動利得と1以下の同相利得を容易に実現することができる。

請求項（抜粋）：

第1電位線と、一対の出力線と、前記第1電位線と前記一対の出力線との間にそれぞれに介設される1対の2つの第1トランジスタと、第2電位線と、前記第2電位線と前記一対の出力線との間にそれぞれに介設される1対の2つの第2トランジスタとからなり、前記第1トランジスタのそれぞれのゲートが前記一対の出力線にそれぞれに接続され、前記2つの第1トランジスタは中心対称に接続され、前記2つの第2トランジスタは中心対称に接続され、更に、第3電位線からなり、前記一対の出力線は前記第3電位線に接続されているリングオシレータ用遅延回路。

IPC (3件)：

H03K 3/354 ,  H03H 11/26 ,  H03F 3/45

FI (3件)：

H03K 3/354 C ,  H03H 11/26 A ,  H03F 3/45 Z

Fターム (26件)：

5J066AA01 ,  5J066AA12 ,  5J066CA00 ,  5J066CA91 ,  5J066FA10 ,  5J066HA10 ,  5J066HA17 ,  5J066HA25 ,  5J066KA05 ,  5J066KA07 ,  5J066KA12 ,  5J066KA15 ,  5J066KA32 ,  5J066ND01 ,  5J066ND12 ,  5J066ND22 ,  5J066ND23 ,  5J066PD02 ,  5J066SA00 ,  5J066TA01 ,  5J098AA03 ,  5J098AB03 ,  5J098AD05 ,  5J098AD25 ,  5J098AD26 ,  5J098FA03