特許
J-GLOBAL ID：200903042160182679

半導体装置の製造方法

発明者：
成瀬 孝好

成瀬 孝好 について

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磯部 良彦

磯部 良彦 について

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金丸 俊隆

金丸 俊隆 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 伊藤 洋二
公報種別：公開公報
出願番号（国際出願番号）：特願平8-024237
公開番号（公開出願番号）：特開平9-219450
出願日： 1996年02月09日
公開日（公表日）： 1997年08月19日
要約：
【要約】【課題】 多層配線を有する半導体装置において、ビアホールでのコンタクト抵抗のばらつきを低減する。【解決手段】 半導体素子が形成されたSi基板1上にBPSG膜2を形成し、そのコンタクトホールに下層配線(Ti膜3、TiN膜4、AlSiCu膜5)を形成する。この下層配線の上部に、反射防止膜(Ti膜6/TiN膜7)を形成し、さらに絶縁膜(P-SiN膜8、第1TEOS膜9、SOG膜10、第2TEOS膜11)を形成する。また、それらの絶縁膜と反射防止膜にビアホールを形成(図では1つであるがウェハに複数形成)し、その後、上層配線(Ti膜12、AlSiCu膜13、TiN膜14)を形成する。ここで、ビアホールを形成する際に、ウェハの最外周部で下層配線の上部を少なくとも80nm以上オーバーエッチングするようにした。
請求項（抜粋）：
半導体素子が形成されたウェハ(1、2)に、表面がアルミニウムを主成分とした配線層となる下層配線(3〜5)を形成し、その上にチタン系の反射防止膜(6、7)を形成し、この後、絶縁膜(8〜11)を形成し、ウェハの複数箇所で前記絶縁膜および前記反射防止膜をエッチングして複数のビアホールを形成し、さらに前記下層配線と電気接続する上層配線(12〜14)を形成するようにした半導体装置の製造方法であって、前記絶縁膜を形成する工程は、熱処理を行う工程を含むものであり、前記複数のビアホールを形成するエッチング工程は、最もエッチング速度が遅いビアホールの形成箇所で、前記下層配線の上部を少なくとも80nm以上オーバーエッチングするものであることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/768 ,  H01L 21/28 301 ,  H01L 21/3065
FI (3件)：
H01L 21/90 B ,  H01L 21/28 301 R ,  H01L 21/302 J
引用特許：
審査官引用 (7件)
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