特許

J-GLOBAL ID：200903042172713157

同期クロック発生回路及びシステム

発明者： 野田 浩正 ,  青木 正和 ,  出井 陽治 ,  柳沢 一正
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平9-098502
公開番号（公開出願番号）：特開平10-285017
出願日： 1997年04月01日
公開日（公表日）： 1998年10月23日
要約：

【要約】 (修正有)【課題】 内部クロック信号のデューティ及び周波数を効率良く設計できるSMD方式の同期クロック発生回路。【解決手段】 入力クロックCLKはバッファB1〜B3に入力され、内部クロックK1,K2に分けられる。K1はNANDゲート群S1〜SKの同期識別回路TCDに、K2はフォワードディレイアレイFDAに入り、この各段の出力は順次に同期識別回路のNANDゲートに入力される。内部クロックK2の出力と、1周期遅れの内部クロックK1の出力が一致したNANDゲートはローレベルとなり、これが2組のバックワードディレイアレイBDA1,2の対応段に折り返される。そして同数の単位遅延回路を介して伝達され、内部クロック信号K3,K4となり、それぞれバッファB4,B5及びB6,B7を介して、内部クロック信号K5,K6としてパルス整形回路PTを通して内部クロック信号K7を形成し、これはバッファB8を経て同期クロック信号SCKとなる。

請求項（抜粋）：

d1 なる遅延時間を有し所定の外部端子を介して入力されるクロック信号を受ける入力回路と、n×(d1 +d2 )なる遅延時間を有し上記入力回路の出力信号を受ける第1の遅延手段と、n×tDなる遅延時間をそれぞれ有する複数の単位遅延回路が直列結合されてなり上記第1の遅延手段の出力信号を受けるフォワードディレイアレイと、その一方の入力端子に上記フォワードディレイアレイの対応する単位遅延回路の出力信号をそれぞれ受けその他方の入力端子に上記入力回路の出力信号を共通に受ける複数の単位識別回路を含む周期識別回路と、m×tDなる遅延時間をそれぞれ有しその一方の入力端子に上記周期識別回路の対応する単位識別回路の出力信号をそれぞれ受ける複数の単位遅延回路が直列結合されてなる第1のバックワードディレイアレイと、n×tDなる遅延時間をそれぞれ有しその一方の入力端子に上記周期識別回路の対応する単位識別回路の出力信号をそれぞれ受ける複数の単位遅延回路が直列結合されてなる第2のバックワードディレイアレイと、(m-1)×(d1 +d2 )なる遅延時間を有し上記第1のバックワードディレイアレイの出力信号を受ける第2の遅延手段と、(n-1)×(d1 +d2 )なる遅延時間を有し上記第2のバックワードディレイアレイの出力信号を受ける第3の遅延手段と、δなる遅延時間を有し上記第2及び第3の遅延手段の出力信号を受け両出力信号間の位相差に相当するパルス幅のパルス信号を形成するパルス整形回路と、d2 -δなる遅延時間を有し上記パルス整形回路の出力信号を受けるバッファとを含んでなることを特徴とする同期クロック発生回路。

IPC (5件)：

H03L 7/00 ,  G06F 1/12 ,  G11C 11/407 ,  H03K 5/135 ,  H04L 7/02

FI (6件)：

H03L 7/00 D ,  H03K 5/135 ,  G06F 1/04 340 A ,  G11C 11/34 354 C ,  G11C 11/34 362 S ,  H04L 7/02 Z