特許

J-GLOBAL ID：200903042188726550

マクロ自動配置方法

発明者： 土屋 裕幸
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 渡辺 喜平
公報種別：公開公報
出願番号（国際出願番号）：特願平11-159511
公開番号（公開出願番号）：特開2000-349160
出願日： 1999年06月07日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】 好ましいマクロの配置をすることによって、マクロ周辺の無駄な配線や空き領域を低減し、チップサイズの縮小化とレイアウト工期の短縮が可能なマクロ自動配置方法を提供することである。【解決手段】 まずネットリスト情報の展開を行う(ステップ101)。次にマクロ接続関係の情報分析(ステップ102)を行う。次に接続関係の強いもの同士でグループを生成(ステップ104)する。グループ中のマクロに分割線(ステップ105)を設け、分割されたそれぞれの区分に割り当てられている入出力端子数等に基づき、マクロの重み付け(ステップ106)を行う。さらに予めマクロに入出力配線領域を確保(ステップ107)する。グループ毎にマクロの大きい順からマクロ配置を行う。グループ毎のマクロ配置が完了すれば、最終的にセル配置領域上により好ましいマクロ配置(ステップ108)が得られる。

請求項（抜粋）：

半導体集積回路の設計の際に、マクロを自動配置する方法において、前記マクロを分割線によって分割し、分割された各部分の辺毎に、その部分に含まれる入出力配線数に基づく重み付けを行う重み付けステップと、前記重み付けに基づき、前記マクロの向きを決定するマクロ方向決定ステップと、を含むことを特徴とするマクロ自動配置方法。

IPC (2件)：

H01L 21/82 ,  G06F 17/50

FI (3件)：

H01L 21/82 B ,  G06F 15/60 654 G ,  G06F 15/60 658 A

Fターム (9件)：

5B046AA08 ,  5B046BA05 ,  5F064DD04 ,  5F064DD12 ,  5F064DD25 ,  5F064EE03 ,  5F064EE14 ,  5F064HH06 ,  5F064HH10