CMOS出力バツフア回路

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-049828
公開番号（公開出願番号）：特開平5-136684
出願日： 1992年03月06日
公開日（公表日）： 1993年06月01日
要約：

【要約】 (修正有)【目的】誘導リンギングが大幅に低減される改良されたエッジ速度フィードバックCMOS出力バッファ回路を提供する。【構成】CMOS出力バッファ回路は、出力ドライバステージ12、プルアッププリドライバ回路14、プルダウンプリドライバ回路16およびフィードバック手段を含む。出力ドライバステージはプルアップトランジスタP1およびプルダウントランジスタN1から形成される。フィードバック手段は出力信号に応答して、出力端子がハイからローへの遷移をしているときにそのターンオンの時間を遅らせるためにプルダウントランジスタN1のゲート電極で電圧の立上り速度を制御して、それによって大地はね返りを大幅に低減する。フィードバック手段は出力端子に接続された第1のプレートとプルダウントランジスタN1のゲート電極に結合された第2のプレートとを有するキャパシタC2から形成される。

請求項（抜粋）：

処理および電源変動中に大地はね返りの大幅な低減を有する出力信号を出力端子で与えるためのCMOS出力バッファ回路であって、プルアップトランジスタ(P1)およびプルダウントランジスタ(N1)から形成される出力ドライバステージ手段(12)を含み、前記プルアップトランジスタ(P1)の主要電極の1つは電源電位ノードに接続されかつその主要電極の他の1つは出力端子に接続され、前記プルダウントランジスタ(N1)の主要電極の1つは出力端子に接続されかつその主要電極の他の1つは接地電位ノードに接続され、前記プルアップトランジスタ(P1)のゲート電極は第1の制御信号を受信するように接続されて、出力端子でロー論理レベルからハイ論理レベルへの遷移を発生し、前記プルダウントランジスタ(N1)のゲート電極は第2の制御信号を受信するように接続され、出力端子でハイ論理レベルからロー論理レベルへの遷移を発生し、インバータ(40)とNAND論理ゲート(42)とから形成され、かつデータ入力信号と可能化信号とに応答して前記第1の制御信号を発生するためのプルアッププリドライバ手段(14)を含み、前記インバータ(40)の入力は可能化信号を受信するように結合され、かつその出力は前記NANDゲート(42)の第1の入力に接続され、前記NANDゲート(42)の第2の入力はデータ入力信号を受信するように結合され、かつその出力は前記プルアップトランジスタ(N1)のゲート電極に接続され、NOR論理ゲート(44)から形成され、かつデータ入力信号と可能化信号とに応答して前記第2の制御信号を発生するためのプルダウンプリドライバ手段(16)を含み、前記NORゲート(44)の第1の入力はデータ入力信号を受信するように結合され、第2の入力は可能化信号を受信するように接続され、および出力は前記プルダウントランジスタ(N1)のゲート電極に接続され、さらに出力信号に応答して、出力端子がハイからローへ遷移しているときにそのターンオンの時間を遅らせるために前記プルダウントランジスタ(N1)のゲート電極で電圧の立上り速度を制御して、それによって大地はね返りを大幅に低減するためのフィードバック手段を含む、CMOS出力バッファ回路。

IPC (3件)：

H03K 19/0175 , H01L 27/092 , H03K 19/003

FI (2件)：

H03K 19/00 101 F , H01L 27/08 321 L

前のページに戻る