特許

J-GLOBAL ID：200903042225763852

半導体装置の製造方法

発明者： 舘下 八州志
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平7-184509
公開番号（公開出願番号）：特開平9-036322
出願日： 1995年07月20日
公開日（公表日）： 1997年02月07日
要約：

【要約】【目的】 DRAMなどの各種電極を有する半導体装置について、工程数や段差を増大させず、しかも簡便に蓄積容量の増加が行える製造方法を提供する。【構成】 電極層26aを形成し(A)、このドライエッチング工程(B)では、余分な電極層26aのエッチング除去により、表出する電極26の加工面26bを粗面化する。電極層26a前にはストッパ層22を形成するとともに、前記粗面化は、電極26の加工面26bに形成される保護層が除去しやすくなるようにエッチング条件を調整(たとえば酸素流量比を増加、又は、印加高周波電力を低減)してエッチング加工を行い、続いて、該エッチング加工と同じ条件下で所定量のオーバーエッチングを施すことにより行う。この電極加工法を、いわゆるスタック型,フィン型,円筒型の記憶用キャパシタを有した半導体装置、たとえばDRAMの製法に適用でき、キャパシタ形成が終了する(C)。

請求項（抜粋）：

半導体装置の電極となる電極層を形成する電極層形成工程と、形成した前記電極層をドライエッチングにより加工する加工工程とを有する半導体装置の製造方法において、前記加工工程では、余分な前記電極層をエッチング除去するとともに、該エッチング除去により表出する前記電極の加工面を粗面化する半導体装置の製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

H01L 27/10 621 A ,  H01L 27/04 C ,  H01L 27/10 621 B ,  H01L 27/10 621 C