特許
J-GLOBAL ID：200903042263947525
半導体記憶装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (3件)：
上柳 雅誉
, 藤綱 英吉
, 須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2003-095969
公開番号（公開出願番号）：特開2004-303988
出願日： 2003年03月31日
公開日（公表日）： 2004年10月28日
要約：
【課題】クロスポイント型のFeRAMにおける電極配列ピッチの安定的な縮小化を実現し、高集積化を達成し得る半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板上の所定層に平坦化された下地のバリア用の絶縁膜11が設けられている。絶縁膜11上に下部電極12が形成されている。下部電極12を覆う層間絶縁膜13が形成されている。強誘電体膜14は、下部電極12の所定領域に到達する層間絶縁膜13の開孔部に埋め込まれた形態となっている。これにより、強誘電体膜13は、下部電極12のエッチング形状に依存しない。層間絶縁膜13上において強誘電体膜13上を含み下部電極12に交差するように上部電極15が設けられている。【選択図】 図1
請求項（抜粋）：
半導体基板上の所定層に設けられる平坦化された下地の絶縁膜と、
前記絶縁膜上の下部電極と、
下部電極を覆う層間絶縁膜と、
前記下部電極の所定領域に到達する前記層間絶縁膜の開孔部に埋め込まれた強誘電体膜と、
前記層間絶縁膜上において前記強誘電体膜上を含み前記下部電極に交差するように設けられた上部電極と、
を具備したことを特徴とする半導体記憶装置。
IPC (1件)：
FI (1件)：
Fターム (11件)：
5F083FR01
, 5F083GA09
, 5F083GA27
, 5F083JA15
, 5F083JA17
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083PR23
, 5F083PR33
, 5F083PR40
