半導体集積回路解析装置、半導体集積回路解析方法及び半導体集積回路解析方法を実行するためのプログラムを記録した記録媒体

発明者： ,
出願人/特許権者：
代理人 (1件)：三好秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-087643
公開番号（公開出願番号）：特開2001-272441
出願日： 2000年03月27日
公開日（公表日）： 2001年10月05日
要約：

【要約】【課題】半導体基板に内在する抵抗及び容量から成る回路網を、ノード数を縮約し、効率的に解析する。【解決手段】サブストレートモデル読取手段601、Y行列エントリー手段602、内部ノード/外部ノード判別手段603、行列縮約手段604、出力形態決定手段605を有する。サブストレートモデル読取手段601は、基板中の3次元メッシュが構成する回路網モデルを読み取る。Y行列エントリー手段602は、読み取った回路網モデルが構成するY行列の各要素を、微分演算子sの多項式で表現する。内部ノード/外部ノード判別手段603は、回路網モデルのノードの内、消去すべき内部ノードと残すべき外部ノードの判別をする。行列縮約手段604は、内部ノードを消去しながら、Y行列の縮約処理を実行する。出力形態決定手段605は、計算結果の出力形式を決定する。

請求項（抜粋）：

表面に半導体集積回路が形成される半導体基板中の3次元メッシュが構成する回路網モデルを読み取るサブストレートモデル読取手段と、読み取った回路網モデルが構成するY行列の各要素を、微分演算子sの多項式で表現するY行列エントリー手段と、前記回路網モデルにおいて、消去すべき内部ノードと残すべき外部ノードの判別をする内部ノード/外部ノード判別手段と、前記内部ノードを消去しながら、前記Y行列の縮約処理を実行する行列縮約手段とを少なくとも有することを特徴とする半導体集積回路解析装置。

IPC (5件)：

G01R 31/316 , G06F 17/50 662 , G06F 17/50 666 , G06F 17/50 , H01L 21/82

FI (5件)：

G06F 17/50 662 G , G06F 17/50 666 L , G06F 17/50 666 S , G01R 31/28 C , H01L 21/82 T

Fターム (23件)：

2G032AA09 , 2G032AA10 , 2G032AB20 , 2G032AC08 , 2G032AE10 , 2G032AE12 , 5B046AA08 , 5B046DA05 , 5B046DA08 , 5B046JA04 , 5F064CC22 , 5F064CC23 , 5F064HH05 , 5F064HH09 , 5F064HH10 , 5F064HH12 , 5F064HH13 , 9A001BB05 , 9A001GG01 , 9A001GG11 , 9A001HH32 , 9A001JJ45 , 9A001LL08

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