特許

J-GLOBAL ID：200903042308489000

コンピュータシステム、集積化プロセッサ、および集積化プロセッサのためのキャッシュ制御方法

発明者： ジョセフ・エイ・ベイリー ,  スティーブ・エル・ベルト
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-146202
公開番号（公開出願番号）：特開平9-006679
出願日： 1995年06月13日
公開日（公表日）： 1997年01月10日
要約：

【要約】【目的】 より高性能でかつ下位互換性のある集積化プロセッサを提供する。【構成】 プロセッサ101のキャッシュコントローラ108は、キャッシュ106の各エントリに対応するメモリ114の物理アドレスを把握し、各キャッシュラインが有効かダーティかを示す情報を含む回路130と、交替バスマスタ122によりメモリサイクルが実行されたかを判定する回路134と、そのサイクル間にキャッシュヒットが起こったかを判定する回路132とを含む。交替バスマスタ122による書込サイクルが発生し、かつキャッシュヒットが起こった時に、該当ラインがダーティならキャッシュ106からデータを出力する。読出サイクルが発生しかつヒットした時は、メモリ114とキャッシュ106との双方にデータ書込が行なわれ、キャッシュ106のダーティ情報が場合により更新される。

請求項（抜粋）：

システムバスと、システムメモリと、前記システムバスに結合された交替バスマスタとを含むコンピュータシステムであって、前記バスマスタは、前記システムバス上でメモリサイクルを実行することができ、前記コンピュータシステムは、集積化プロセッサをさらに含み、前記集積化プロセッサは、前記システムバスをローカルバスに結合するバスインタフェースユニットと、前記ローカルバスに作動的に結合されたキャッシュメモリと、前記キャッシュメモリに結合された処理ユニットと、前記ローカルバスおよび前記システムメモリに作動的に結合され、前記システムメモリ内のデータの記憶および読出を制御するシステムメモリコントローラと、前記キャッシュメモリおよび前記ローカルバスに作動的に結合され、前記キャッシュメモリ内のデータの記憶および読出を制御するキャッシュコントローラとを含み、前記キャッシュコントローラは、前記キャッシュメモリ内にストアされるデータの複数個のラインを示す複数個のラインアドレスをストアすることができ、かつ各ラインと関連して少なくとも1つのダーティビットをストアすることができるタグ論理回路と、前記タグ論理回路に結合され、指定されたメモリサイクルの間にキャッシュヒットが起こったかどうかを判定するコンパレータ回路と、前記コンパレータ回路に結合されたスヌープ制御回路とを含み、前記スヌープ制御回路は、ダーティなキャッシュデータと関連する読出サイクルの間に前記メモリコントローラを禁止することができる、コンピュータシステム。

IPC (2件)：

G06F 12/08 310 ,  G06F 13/16 520

FI (2件)：

G06F 12/08 310 A ,  G06F 13/16 520