特許

J-GLOBAL ID：200903042359476728

PLL回路

発明者： 石川 伸行 ,  広本 賢二
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平8-229853
公開番号（公開出願番号）：特開平10-075175
出願日： 1996年08月30日
公開日（公表日）： 1998年03月17日
要約：

【要約】【課題】 PLL回路において、分周比が大きいと、ループゲインが低くなり、位相ノイズが悪化する。【解決手段】 電圧制御発振器(VCO)11で生成される233.15MHzの第2局部発振周波数fvco を、周波数変換器12で7/8の周波数に変換し、さらにメインカウンタ13で1/85分周して2.4MHzの比較周波数として位相比較器14の一方の入力とするとともに、基準発振器(TCXO)15で生成される19.20007104MHzの基準周波数fr をリファレンスカウンタ16で1/8分周して2.4MHzの基準周波数として位相比較器14の他方の入力とする。そして、位相比較器14の比較出力をチャージポンプ回路17およびローパスフィルタ18を介して電圧制御発振器11の制御入力とする。

請求項（抜粋）：

第1の周波数を発生する電圧制御発振器と、第2の周波数を発生する基準発振器と、前記第1の周波数を分周して得られる第1の信号と前記第2の周波数を分周して得られる第2の信号との位相を比較する位相比較器とを有し、前記位相比較器の比較出力を前記電圧制御発振器の制御入力とするPLL回路であって、前記第1の信号が前記第1の周波数および前記第2の周波数の最大公約数よりも高くかつ前記第2の周波数の1/n(nは正の整数)の周波数となる分周比で前記第1の周波数を分周する第1の分周手段と、前記第2の周波数を1/nに分周する第2の分周手段とを備えたことを特徴とするPLL回路。

IPC (3件)：

H03L 7/197 ,  H03L 7/10 ,  H04B 1/26

FI (4件)：

H03L 7/18 A ,  H04B 1/26 C ,  H04B 1/26 K ,  H03L 7/10 A