特許

J-GLOBAL ID：200903042362092159

ディジタルPLL回路とその制御方法

発明者： 林田 広宣
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 畑 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-187548
公開番号（公開出願番号）：特開2001-016099
出願日： 1999年07月01日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】 ノイズや電源電圧変動に対して安定して動作するディジタルPLL回路を提供する。【解決手段】 基準信号50の位相と帰還クロック51の位相とを比較する位相比較器1と、前記位相比較器1の比較結果に基づきアップカウント又はダウンカウントするアップダウンカウンタ2と、前記アップダウンカウンタ2の計数値をデコードするデコーダ3と、前記デコーダ3のデコード結果に基づき発振周波数が制御され、前記帰還クロック51を出力する数値制御発振器4とからなるディジタルPLL回路において、前記数値制御発振器4を奇数個のインバータ6.1〜6.5からなるリング発振器で構成すると共に、前記夫々のインバータ6.1〜6.5には、遅延時間を可変するための遅延時間の可変手段10が設けられていることを特徴とする。

請求項（抜粋）：

基準信号の位相と帰還クロックの位相とを比較する位相比較器と、前記位相比較器の比較結果に基づきアップカウント又はダウンカウントするアップダウンカウンタと、前記アップダウンカウンタの計数値をデコードするデコーダと、前記デコーダのデコード結果に基づき発振周波数が制御され、前記帰還クロックを出力する数値制御発振器とからなるディジタルPLL回路において、前記数値制御発振器を奇数個のインバータからなるリング発振器で構成すると共に、前記夫々のインバータには、遅延時間を可変するための遅延時間の可変手段が設けられていることを特徴とするディジタルPLL回路。

IPC (2件)：

H03L 7/099 ,  H03K 3/03

FI (2件)：

H03L 7/08 F ,  H03K 3/03

Fターム (24件)：

5J043AA02 ,  5J043AA06 ,  5J043AA07 ,  5J043AA11 ,  5J043AA25 ,  5J043BB02 ,  5J043DD00 ,  5J043DD05 ,  5J043DD07 ,  5J043DD08 ,  5J043DD10 ,  5J043DD14 ,  5J043LL01 ,  5J106AA05 ,  5J106CC03 ,  5J106CC21 ,  5J106CC59 ,  5J106DD19 ,  5J106DD46 ,  5J106GG01 ,  5J106HH01 ,  5J106JJ01 ,  5J106KK14 ,  5J106KK24