特許
J-GLOBAL ID：200903042402373580
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平5-207209
公開番号（公開出願番号）：特開平7-045821
出願日： 1993年07月28日
公開日（公表日）： 1995年02月14日
要約：
【要約】【目的】 ソース・ドレイン領域には浅い接合を形成し、ポリシリコンゲート電極を十分低抵抗化するとともに、P型ポリシリコンゲート電極中のボロン拡散に起因するしきい値電圧の変動を防ぐ。【構成】 ゲート絶縁膜12として下層がシリコン酸化膜で上層がシリコン窒化膜の二層構造のものを形成する。ゲート電極13の表面、ソース・ドレイン形成領域の表面、及び基板コンタクト部の表面にシリサイド層14を形成し、レジストパターン16をマスクとし、シリサイド層14を介して基板及びゲート電極13にP型不純物としてBF2イオンを注入する。シリサイド層14を介してイオン注入することにより、シリコン基板中のP型不純物の注入飛程が浅くなる。その後、RTAによって約1000°Cで30秒以下の熱処理を施して注入不純物を活性化する。
請求項（抜粋）：
シリコン基板上にゲート絶縁膜を介してポリシリコンゲート電極を形成した後、少なくともゲート電極及びソース・ドレイン形成領域にシリサイド層を形成し、そのシリサイド層を経てゲート電極及びソース・ドレイン形成領域に同時にP型不純物を注入し、短時間の熱処理によって注入不純物を活性化させて、ゲート電極の活性化とソース・ドレイン領域の形成を同時に行なう工程を含むことを特徴とするPチャネル型MOSFETの製造方法。
IPC (2件)：
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