アナログデジタル混載型半導体集積回路

発明者： ,
出願人/特許権者：
代理人 (1件)：高橋明夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-250473
公開番号（公開出願番号）：特開平10-097342
出願日： 1996年09月20日
公開日（公表日）： 1998年04月14日
要約：

【要約】【課題】アナログ回路へのデジタル回路雑音の影響を高速動作時にも低減する。【解決手段】クロック発生回路91により発生されたデジタル回路92用のクロックを進相回路94により進相させて、このデジタル回路92と同じ集積回路上に搭載されたアナログ回路93用の基準クロックを生成させる。【効果】進相回路94で用いる遅延回路の遅延量は、デジタル回路用の基準クロックを遅延する場合に必要とする遅延時間よりもはるかに短くてよく、この集積回路は高速動作に適する。また、回路も簡単である。アナログ回路を、異なるクロック内部遅延量を持つ別のアナログ回路に置き換える場合にも、それ以外のデジタル回路やクロック発生回路を修正する必要がない。

請求項（抜粋）：

デジタル回路と、上記デジタル回路が形成された半導体基板上に形成されたアナログ回路と、上記基板の外部から供給される基準クロックから上記デジタル回路用のクロックとを生成し、上記デジタル回路に供給するクロック発生回路と、上記生成された基準クロックを進相して上記アナログ回路用の基準クロックを生成し、上記アナログ回路に供給するクロック進相回路を有するアナログデジタル混載型半導体集積回路。

IPC (4件)：

G06F 1/10 , H03H 17/02 681 , H03H 17/08 , H03M 1/08

FI (4件)：

G06F 1/04 330 A , H03H 17/02 681 B , H03H 17/08 A , H03M 1/08 A

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