特許

J-GLOBAL ID：200903042414169805

半導体メモリ装置

発明者： 岡本 裕
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平4-173390
公開番号（公開出願番号）：特開平6-021394
出願日： 1992年06月30日
公開日（公表日）： 1994年01月28日
要約：

【要約】【目的】 結合容量を設ける部分の面積が小さくても大きな容量値を得ることができるようにして、半導体メモリ装置自体の高集積化を促進させる。【構成】 1対のドライバトランジスタTr1 ,Tr2 とこのドライバトランジスタTr1 ,Tr2 上に夫々記憶ノードを接続点として積層された1対の半導体薄膜トランジスタT1 ,T2 からなる負荷により構成されたフリップフロップ回路と1対のアクセストランジスタQ1 ,Q2 とからメモリセルが構成され、記憶ノード間に結合容量が形成されてなるTFT負荷型SRAMにおいて、半導体薄膜トランジスタT2 のドレイン領域7Dとゲート電極GT2 との重なり部分で結合容量を形成すると共に、この重なり部分をドライバトランジスタTr1 のゲート電極GD1 と半導体薄膜トランジスタT2 のゲート電極GT2 とが接続されるコンタクト開口H1 内にも形成してこのコンタクト開口H1 の側壁部をも結合容量として構成する。

請求項（抜粋）：

1対のドライバトランジスタと該ドライバトランジスタ上に夫々記憶ノードを接続点として積層された1対の半導体薄膜トランジスタからなる負荷により構成されたフリップフロップ回路と、1対のアクセストランジスタとからメモリセルが構成され、上記記憶ノード間に結合容量が形成されてなる半導体メモリ装置において、上記半導体薄膜トランジスタの活性層と上記半導体薄膜トランジスタのゲート電極との重なり部分で上記結合容量が形成され、該結合容量を形成する重なり部分の一部がコンタクト開口内に延長形成されて成ることを特徴とする半導体メモリ装置。

引用特許：

審査官引用 (3件)

• 特開平3-241866
  
• 特開平2-134869
  
• 特開平2-172273