特許

J-GLOBAL ID：200903042421363943

強誘電体メモリ装置の製造方法

発明者： 中山 雅夫
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-089839
公開番号（公開出願番号）：特開2003-282839
出願日： 2002年03月27日
公開日（公表日）： 2003年10月03日
要約：

【要約】【課題】 強誘電体キャパシタの構成部分をエッチングする際、オーバーエッチングによる下地層間絶縁膜の膜厚の低下を防ぐことで、キャパシタの段差を小さくでき、さらにパターン間やウェハー面内での段差のばらつきをなくすことができる強誘電体メモリの製造方法を提供する。【解決手段】 本発明に係る強誘電体メモリの製造方法は、基体10の上に、酸化されやすい金属または該金属の化合物からなるエッチングストップ層20を形成する工程、前記エッチングストップ層20の上に、強誘電体キャパシタを構成する少なくとも一部分のための層状体を形成する工程、前記層状体の上に、所定のパターンを有するマスク層を形成する工程、前記マスク層をマスクとして、前記層状体を前記エッチングストップ層20の一部が現れるまでエッチングする工程、前記層状体を少なくとも酸素とハロゲンガスを含む混合ガスによりオーバーエッチングする工程を含む。

請求項（抜粋）：

強誘電体キャパシタを有する、強誘電体メモリ装置の製造方法であって、前記強誘電体キャパシタは、少なくとも、下部電極、強誘電体層および上部電極により構成され、以下の工程を含む、強誘電体メモリ装置の製造方法。(a)基体の上に、酸化されやすい金属または該金属の化合物からなるエッチングストップ層を形成する工程、(b)前記エッチングストップ層の上に、前記強誘電体キャパシタを構成する少なくとも一部分のための層状体を形成する工程、(c)前記層状体の上に、所定のパターンを有するマスク層を形成する工程、(d)前記マスク層をマスクとして、前記層状体を前記エッチングストップ層の一部が現れるまでエッチングする工程、(e)前記層状体を少なくとも酸素とハロゲンガスを含む混合ガスによりオーバーエッチングする工程を含む。

IPC (2件)：

H01L 27/105 ,  H01L 21/3065

FI (2件)：

H01L 27/10 444 C ,  H01L 21/302 105 A

Fターム (20件)：

5F004AA01 ,  5F004DA01 ,  5F004DA04 ,  5F004DA16 ,  5F004DA23 ,  5F004DA26 ,  5F004DB08 ,  5F004DB13 ,  5F004EA23 ,  5F004EB05 ,  5F083FR01 ,  5F083GA27 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA19 ,  5F083JA38 ,  5F083JA40 ,  5F083PR03 ,  5F083PR22