特許

J-GLOBAL ID：200903042423721910

半導体装置の製造方法

発明者： 藤原 実
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-194351
公開番号（公開出願番号）：特開2000-031474
出願日： 1998年07月09日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】自己整合的な形成工程の利用、高信頼性をもってゲート電極材及び拡散層の低抵抗化及び接合容量の低減を実現する半導体装置の製造方法の提供。【解決手段】素子分離領域2が形成されたシリコン基板1上の犠牲酸化膜3の上にポリシリコン膜5を形成し、ゲート電極を形成するためパターニングする。露出した領域を介して基板に不純物を導入しチャネル領域6を形成する。チャネル領域上の犠牲酸化膜3を選択的に除去し、ポリシリコン膜5とエッチング選択比の異なるゲート絶縁膜となる絶縁膜7をチャネル領域6上の基板及びポリシリコン膜5上に被覆する。後の工程で、この絶縁膜7上に溝内を埋めるようにゲート電極材及びキャップ材を形成し、その後、ソース,ドレイン領域を形成する。

請求項（抜粋）：

半導体基板上に素子分離領域を形成する工程と、前記半導体基板上に犠牲膜を形成する工程と、前記犠牲膜上にこの犠牲膜とエッチングの選択比が異なるパターニング用の堆積膜を形成する工程と、ゲート電極をチャネル領域上に形成するため前記堆積膜をパターニングし、前記チャネル領域における前記犠牲膜を露出させる工程と、前記チャネル領域における前記半導体基板及び前記堆積膜上に少なくとも前記堆積膜とエッチング選択比の異なる絶縁膜を被覆して表面が前記絶縁膜でなる溝を形成する工程と、前記半導体基板上の前記絶縁膜をゲート絶縁膜とし、このゲート絶縁膜上の前記溝内を少なくともゲート電極材及びキャップ材で埋め込む工程と、前記犠牲膜上の堆積膜を選択的に除去した後、前記犠牲膜を介して不純物を導入しソース,ドレイン領域を形成する工程とを具備したことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

FI (2件)：

H01L 29/78 301 S ,  H01L 29/78 301 P

Fターム (19件)：

5F040DA10 ,  5F040DA12 ,  5F040EC01 ,  5F040EC02 ,  5F040EC07 ,  5F040EC08 ,  5F040EC12 ,  5F040ED04 ,  5F040EE04 ,  5F040EE05 ,  5F040EF02 ,  5F040EH02 ,  5F040EJ08 ,  5F040EK05 ,  5F040FA05 ,  5F040FA07 ,  5F040FB02 ,  5F040FC10 ,  5F040FC19