特許
J-GLOBAL ID：200903042458880182
論理回路
発明者：
出願人/特許権者：
代理人 (1件)：
田澤 博昭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-354712
公開番号（公開出願番号）：特開平6-186306
出願日： 1992年12月17日
公開日（公表日）： 1994年07月08日
要約：
【要約】【目的】 テスト時間を短縮できる回路テストを容易に行うための設計がなされた論理回路を得る。【構成】 スキャンイン端子3からスキャンパス5を通じてシフトレジスタラッチ(SRL)21 〜23 にテストデータを保持し、SRL24 〜26 に期待値を保持し、ブロックAの動作結果と期待値とを比較器104 〜106 で比較し、比較結果を圧縮器112 で圧縮し、1ビットのテスト結果として出力する。【効果】 比較器によりテスト結果が直接得られる。
請求項（抜粋）：
テスト対象回路の入力側と出力側とにそれぞれシフトレジスタラッチが接続されると共に、これらのシフトレジスタラッチを直列に接続してデータを順次転送するためのスキャンパスを有する論理回路において、上記テスト対象回路の出力側に接続されたシフトレジスタラッチの出力側に上記スキャンパスから転送される期待値と上記テスト対象回路の動作結果とを比較する比較器とを設けたことを特徴とする論理回路。
IPC (2件)：
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